Непонятки с EPM240 Опции

[debian]

Доброго времени суток
Проблема такова, есть CPLD EPM240, внутри реализрван последоаательный сдвиговый регистр
Имеем 2 входных сигнала clk, reset
Один выход data

Эти сигнал идут в микроконтроллер, ноги reset и clk контроллера имеют выход ОК и подтянуты к питанию 5в резисторами 5.1к
Учитывая разные амплитуды логических ровней собран преобразователь уровней на полевых транзисторах .

После подачи питания контроллер дергает ресет, затем подает на вывод clk 32 импульса, cpld выдает 4 байта. Ну как выдает, мусор выдает. В делал симуляцию в квартусе - там все нормально.

Проверил амплитуды логических ровней - тоже все четко, вход 5 в выход 3.3 и наоборот, но не работает

Для проверки пошел по другому пути, взял проц на 3.3 в сконфигурировал выводы clk, reset как PP и все заработало

Выходит дело во времени нарастания сигнала на входах???
При OK Ton - 1.5мкс Toff - 200нс
При РР Ton - 100нс Toff -100нс
Частота clk 5кгц

По приколу на тестовый проц который 3.3в поставил преобразователь уровней для проверки последнего -тоже все работает как часы

Включал триггеры шмидта по входу CPLD эффекта не дало


Не пойму в чем дело...

Сообщение отредактировал debian - Mar 26 2017, 22:44

[debian]

Спасибо за ответы
Вопрос, а почему сильно пологие фронты могут вызвать проблему? На входе ведь стоит триггер шмидта или я чего-то не понимаю?
Сделано как, по переднему фронту reset происходит сброс, по переднему фронту clk плис выставляет на выходе данные, а контроллер опускает clk и принимает бит данных. Тоесть тут все надежно и пепехлеста нет

Фронт/Спад -100нс проблем нет
Фронт/Спад - 1.8мкс/200нс плис выдает мусор

В обоих случаях длительность импульса порядка 40мкс

Скорее всего я где-то лажанул, теперь найти бы где. ...сегодня проверю ваши советы, спасибо за подсказки!