Непонятки с EPM240 Опции

[debian]

Доброго времени суток
Проблема такова, есть CPLD EPM240, внутри реализрван последоаательный сдвиговый регистр
Имеем 2 входных сигнала clk, reset
Один выход data

Эти сигнал идут в микроконтроллер, ноги reset и clk контроллера имеют выход ОК и подтянуты к питанию 5в резисторами 5.1к
Учитывая разные амплитуды логических ровней собран преобразователь уровней на полевых транзисторах .

После подачи питания контроллер дергает ресет, затем подает на вывод clk 32 импульса, cpld выдает 4 байта. Ну как выдает, мусор выдает. В делал симуляцию в квартусе - там все нормально.

Проверил амплитуды логических ровней - тоже все четко, вход 5 в выход 3.3 и наоборот, но не работает

Для проверки пошел по другому пути, взял проц на 3.3 в сконфигурировал выводы clk, reset как PP и все заработало

Выходит дело во времени нарастания сигнала на входах???
При OK Ton - 1.5мкс Toff - 200нс
При РР Ton - 100нс Toff -100нс
Частота clk 5кгц

По приколу на тестовый проц который 3.3в поставил преобразователь уровней для проверки последнего -тоже все работает как часы

Включал триггеры шмидта по входу CPLD эффекта не дало


Не пойму в чем дело...

Сообщение отредактировал debian - Mar 26 2017, 22:44

[debian]

Господа, подключил сигналы RESET и CLK через 74HC08 и все стало работать
нет, ну кто бы мог подумать

Для проверки решил вернуть все обратно как было, взял 2 регистра tR tC
и сделал в местах обработчика инверсию:
tR<=~tR;
tC<=~tC;

стало видно, что в некоторых случаях переключения вообще не было О.о магия, пологий фронт есть(1,8мкс), переключения нет
Изучаю матчасть...

Сообщение отредактировал debian - Mar 27 2017, 17:50