Как использовать временные ограничения в FPGA? Опции

[Vadim_nsk]

Работаю с FPGA Xilinx, Spartan-3e[6]
У кого-нибудь есть пример использования временных ограничений (констрейнов)? Документация то понятно. Но как на реальном примере этим всем пользоваться? Интересует что-нибудь очень простенькое, вроде захвата данных с АЦП или шины SRAM с процессором. Я всегда считал, что стробирования входных и выходных сигналов триггерами, расположенными в IOB в моменты, где данные уже устаканились (смотрел осциллографом) достаточное условие для правильного захвата данных. А также, использование клоком, порожденных от одного входного посредством DCM. Но вот столкнулся с тем, что изменение в проекте стали затрагивать правильность захвата данных с АЦП. Люди советуют использовать констрейны. Посмотрел документацию и понял, что этого не достаточно. Не хватает понимания как всем этим пользоваться. Нужны простые примеры от которых можно было бы оттолкнуться в более сложные ситуации.

1. Например, имеем АЦП с параллельной шиной и выходной клок: ADC_clk, ADC_data(11 downto 0). Я всегда смотрю на задержку данных относительно выхода клока и стробирую по фронту в безопасной зоне, имея ввиду, что задержка во входном буфере будет порядка 4 нс. И слежу, чтобы все сигналы проходили через триггеры в IOB.

2. Самый частый пример это шина с каким-нибудь контроллером. Там есть шина адреса, данных, управления. Тут тоже, просто стробирую входные сигналы сначала повышенной частотой, затем рабочей. Оба клока получаются посредством DCM, следовательно синфазны. Таким образом, снижаю задержку на перестробирование и ухожу от метастабильности. Но и тут никогда не использую констрейны, т.к. все сигналы проходят через триггеры в IOB. Говорят, этого недостаточно. А как делать правильно?

[Golikov A.]

Правильно понимаете.
Вы иминуете сигнал SysClk как сеть SysClk, там у вас есть какие то различия в больших и маленьких буквах, но не суть.

А потом говорите что на эту сеть наложено временное ограничение по периоду, автоматически это ограничение распространится на все остальные зависящие от нее сети, в том числе и производные полученные через PLL и DCO.
А дальше вы говорите что все входные сигналы для данной сети будут выставлены минимум за 1.25 нС до клока, и будут сохранять свое значение минимум 2.5 нС. То есть как бы вы задали сетап и холд. Причем от обоих фронтов, при этом выходной офсет у вас не задан.


А вот как описать задержку входного сигнала несвязанного с клоком - ответ никак. Потому что вы ее не знаете и знать не можете, если он формируется не по вашему клоку. Если по вашему вы должны учитывать все пути до и обратно, иначе этот сигнал является асинхронным и никак не описывается. Внутри проекта применяются меры по его синхронизации и защиты от мета-стабильности и все, больше ничего сделать нельзя и не требуется.

Т.е. без осциллографа опять никак, ведь снаружи может набежать сколько угодно.

Этот прибор вам тут не друг, потому что это все поедет от питания, экземпляра и температуры. Экспериментально констрайны не задают.