Интерфейс DDR FPGA2FPGA, Глючит зараза Опции

[_Anatoliy]

Есть две 12-ти битные шины DDR между FPGA, шина AB и шина CD. Частота клока - 300МГц. Для контроля на передающей стороне сейчас отправляется содержимое двоичного счётчика, а на приёмнике стоит счётчик ошибок. Сответственно 4 приёмных регистра SDR - rega,regb,regc,regd. Видно что шина CD принимается совсем без ошибок. А в шине AB наблюдаются странные регулярные ошибки. В шине А бит номер 6 не меандр! В шине B присутствуют странные регулярные "иголки". Если эти же прошивки залить в другую такую же плату - обе шины работают без ошибок. Методом замены шин на передатчике пришёл к выводу что глючит именно приёмная часть (ну или совместно с платой). Питание? Всё обвешано прилично,номинал в норме. Что посоветуете, коллеги? Логически обосновать такое поведение у меня не получилось.
На левом рисунке в строке 6 - флаг ошибки. Подвигал немного фазу клока в приёмнике - эффект нулевой.

Эскизы прикрепленных изображений

 

[RobFPGA]

Приветствую!

Немного подвигать этого мало.

Нужно пройти задержкой весь период входного клока и для каждого бита определить границы окна задержки в которых он уверенно принимается.

Ну а затем по результатам смотреть - куда и на сколько сдвигать всю шину и достаточно ли этого будет.
А может надо будет двигать отдельные биты в шине. чтобы совместить окна.

Удачи! Rob

[axalay]

Приветствую!

Немного подвигать этого мало.

Нужно пройти задержкой весь период входного клока и для каждого бита определить границы окна задержки в которых он уверенно принимается.

Ну а затем по результатам смотреть - куда и на сколько сдвигать всю шину и достаточно ли этого будет.
А может надо будет двигать отдельные биты в шине. чтобы совместить окна.

Удачи! Rob

Нужно смотреть как выровнены линии в шинах по длине, ну а далее задержки