Интерфейс DDR FPGA2FPGA, Глючит зараза Опции

[_Anatoliy]

Есть две 12-ти битные шины DDR между FPGA, шина AB и шина CD. Частота клока - 300МГц. Для контроля на передающей стороне сейчас отправляется содержимое двоичного счётчика, а на приёмнике стоит счётчик ошибок. Сответственно 4 приёмных регистра SDR - rega,regb,regc,regd. Видно что шина CD принимается совсем без ошибок. А в шине AB наблюдаются странные регулярные ошибки. В шине А бит номер 6 не меандр! В шине B присутствуют странные регулярные "иголки". Если эти же прошивки залить в другую такую же плату - обе шины работают без ошибок. Методом замены шин на передатчике пришёл к выводу что глючит именно приёмная часть (ну или совместно с платой). Питание? Всё обвешано прилично,номинал в норме. Что посоветуете, коллеги? Логически обосновать такое поведение у меня не получилось.
На левом рисунке в строке 6 - флаг ошибки. Подвигал немного фазу клока в приёмнике - эффект нулевой.

Эскизы прикрепленных изображений

 

[Inanity]

_Anatoliy, я почему-то ошибочно зациклился на проблеме 6-го бита. А ведь проблема в иголках... И они на всех битах.

А с другой стороны у меня длительность "глазка" 1600ps , а дискрета изменения задержки для D1 равна 517ps. Всего 3 отсчёта на глазок, имхо не очень большая степень свободы.

Согласен, но вас не смущает то, что иголки проскакивают в битах в которых долго держится 1 или 0? Это не похоже на расфазировку. Иголка не рядом с фронтом или спадом, а прямо в центре бита (как у 7-го бита). Или у 9-10-11 битов, линия длительно находится в 1 или 0 и тут проскакивает иголка, как будто наводится помеха.


По-моему слишком глубоко копаем, обратите ещё внимание на периодичность помехи:


Даже период можно вычислить. Может какой DC-DC себя плохо чувствует? Например то, что питает банк FPGA?



Сообщение отредактировал Inanity - Apr 27 2017, 12:53