Как использовать временные ограничения в FPGA? Опции

[Vadim_nsk]

Работаю с FPGA Xilinx, Spartan-3e[6]
У кого-нибудь есть пример использования временных ограничений (констрейнов)? Документация то понятно. Но как на реальном примере этим всем пользоваться? Интересует что-нибудь очень простенькое, вроде захвата данных с АЦП или шины SRAM с процессором. Я всегда считал, что стробирования входных и выходных сигналов триггерами, расположенными в IOB в моменты, где данные уже устаканились (смотрел осциллографом) достаточное условие для правильного захвата данных. А также, использование клоком, порожденных от одного входного посредством DCM. Но вот столкнулся с тем, что изменение в проекте стали затрагивать правильность захвата данных с АЦП. Люди советуют использовать констрейны. Посмотрел документацию и понял, что этого не достаточно. Не хватает понимания как всем этим пользоваться. Нужны простые примеры от которых можно было бы оттолкнуться в более сложные ситуации.

1. Например, имеем АЦП с параллельной шиной и выходной клок: ADC_clk, ADC_data(11 downto 0). Я всегда смотрю на задержку данных относительно выхода клока и стробирую по фронту в безопасной зоне, имея ввиду, что задержка во входном буфере будет порядка 4 нс. И слежу, чтобы все сигналы проходили через триггеры в IOB.

2. Самый частый пример это шина с каким-нибудь контроллером. Там есть шина адреса, данных, управления. Тут тоже, просто стробирую входные сигналы сначала повышенной частотой, затем рабочей. Оба клока получаются посредством DCM, следовательно синфазны. Таким образом, снижаю задержку на перестробирование и ухожу от метастабильности. Но и тут никогда не использую констрейны, т.к. все сигналы проходят через триггеры в IOB. Говорят, этого недостаточно. А как делать правильно?

[Golikov A.]

Это ошибка копипаста или что-то осмысленное?

можно и в одну строку и в отдельных строках. Обычно план-ахед визард любит перебирать констраин файл и записывать эти атрибуты в разные строки, иногда даже в разные части файла. Думаю вивада ведет себя также.


1. У не клокового сигнала нет периода%) "Частота" его следования задается частотой клока его формирования. То есть если вы имеете сигнал который формируется по клоку и по клоку где-то используется, то задав период клока вы автоматически задаете среде следить чтобы этот сигнал от формирующего триггера до всех остальных использующих его дошел за (период минус сетап). То есть пути следования сигналов надо определять только для асинхронных сигналов или идущих из одного клокового домена в другой, у которых клоки асинхронны.
Все остальные пути автоматически привязываются к клокам. Более того пропустив клок через ПЛЛ и делители, и обконстрайнив входной, все производные клоки автоматически обконстраиниваются.

2. Это влияет на частоту выходной ноги. В даташите даны задержки выход в зависимости от заданной скорости. Но надо еще читать главу про шумы, в зависимости от числа одновременно переключаемых ног, их скорости и числа линий питания - земли получается разный шум. Со скоростями, если важен шум, надо быть аккуратным.

3. То же в даташите есть влияние на шум, и скорости

4. Выходы ног выровнены на клок, чтобы по клоку все ноги выдали максимально близко, и клок тоже выровнен. Не знаю участвуют в этом как-то задержки или нет, но уверен что полезно задавать задержки с пониманием, а не просто на минимум. Если бы 0 - было бы самым лучшим вариантом, он наверняка стоял бы по умолчанию.