имхо, DDR3/4 по времянкам будет сделать сложно. на практике, при разработке микросхем DDR3/4 памяти и первичного proof-of-concept с помощью FPGA используют намного более низкие частоты. надо понимать, что минимально возможный по JEDEC DDR3‑800 должен будет работать например для xilinx с 400 МГц на ISERDES/OSERDES. что сложно.
если на ПЛИС с другой стороны поставить соответствующие чипы памяти и взять сгенерированный при помощи MIG (Memory Interface Generator) хост-контроллер памяти, то можно предъявить хостовой системе, куда будет установлено данное чудо, длинные тайминги на чтение/запись, которые включат в себя тайминги запросов через MIG. тогда всё срастётся, можно будет показать системе, например, 2 гигабайта. Два очень медленных гигабайта. по крайней мере теоретически.
вопрос как обычно - нафига? ваять shared-memory кластер? так это сейчас удобнее с другой стороны делать.
--------------------
провоцируем неудовлетворенных провокаторов с удовольствием.
|