ПЛИС как память компьютера, в формате DIMM DDR3/4 Опции

[AVR]

Задумался о диком извращении, а именно - возможно ли изготовить модуль, совместимый по выводам с DIMM DDR3/4 (ну обычные компьютерные), и через SMBus (или что там) сообщить что есть 128 килобайт памяти в модуле. Возможно ли такое теоретически? Будет ли работать физически? Нет ли минимально допустимого объема памяти для модулей такого типа, а то может 128 Кбайт будет меньше этого минимума.

[RobFPGA]

Приветствую!

Задумался о диком извращении, а именно - возможно ли изготовить модуль, совместимый по выводам с DIMM DDR3/4 (ну обычные компьютерные), и через SMBus (или что там) сообщить что есть 128 килобайт памяти в модуле. Возможно ли такое теоретически? Будет ли работать физически? Нет ли минимально допустимого объема памяти для модулей такого типа, а то может 128 Кбайт будет меньше этого минимума.

Теоретически может быть и можно но вот практически...

И классический вопрос - а зачем это нужно ?

Удачи! Rob.

[Flood]

Теоретически может быть и можно но вот практически...

И классический вопрос - а зачем это нужно ?

Для быстрого и широкого доступа к памяти FPGA?
Тут сложнее с хостовой частью - как ограничить использование этой памяти в общих целях ОС и выделить ее для работы определенного приложения.

[RobFPGA]

Приветствую!

Хотел бы я увидеть реакцию компьютера, которому скажут что в модуле аж целых 128 кб памяти!

Для этого наверно достаточно будет перешить spd flash на обычном диме

Для быстрого и широкого доступа к памяти FPGA?
Тут сложнее с хостовой частью - как ограничить использование этой памяти в общих целях ОС и выделить ее для работы определенного приложения.

Ну да! Это наверное самое трудное будет - а эл. согласование сигналов, соблюдение стандарта на протокол это мелочи.

Удачи! Rob.

[Flood]

Ну да! Это наверное самое трудное будет - а эл. согласование сигналов, соблюдение стандарта на протокол это мелочи.

Не мелочи, но это должно быть решаемо. Раз существует контроллер памяти DDR3/DDR4, значит на электрическом уровне проблем точно не будет. Получится ли реализовать PHY чипа памяти на основе такого контроллера - большой вопрос. Скорее всего это возможно, хотя и не просто. А вот программный уровень может оказаться практически непробиваемым.

Более обозримый путь получения shared memory - работа ПЛИС в одном из сокетов многопроцессорной конфигурации. Например на шине QPI. Но без взаимодействия с Intel и доступа к разработке BIOS это не проходимо.
Кроме того, давно уже ходят слухи об объединении Интелом процессора и ПЛИС в одном корпусе (Xeon + Arria 10 на шине QPI или Omni-Path). Когда (если) это решение станет широкодоступным, все проблемы с интеграцией будут решены самим Интелом.