Как принять STM-1 на FPGA Опции

[gin]

Коллеги, всем добрый день!

Появилась у меня задачка одна, нужно принять входной поток STM-1 (155,5 Мбит/с) на FPGA. В наличии есть плата с ПЛИС на основе StratixV. Но в описании на гигабитные трансиверы Стратикса написано, что они работают в диапазоне 600 Mbps to 12.5 Gbps. То есть на них подать я этот поток не смогу (вернее смогу, но не смогу выделить частоту STM-1).

И собственно вопрос, может кто сталкивался с какими-нить девайсами, или микросхемами, которые могут принять и десериализовать этот поток (выдать на выход уже шину данных + клок), который я затем смогу обработать на FPGA?

[_4afc_]

Появилась у меня задачка одна, нужно принять входной поток STM-1 (155,5 Мбит/с) на FPGA. В наличии есть плата с ПЛИС на основе StratixV. Но в описании на гигабитные трансиверы Стратикса написано, что они работают в диапазоне 600 Mbps to 12.5 Gbps. То есть на них подать я этот поток не смогу (вернее смогу, но не смогу выделить частоту STM-1).

Xilinx же принимает 270bps на свои ресиверы pg071-v-smpte-sdi.pdf

The 270 Mbps bit rate of SD-SDI is too slow for the transceivers in Xilinx FPGAs to receive directly. So, when using a Xilinx transceiver to receive SD-SDI, the transceiver is locked to its reference clock and oversamples the SD-SDI bit stream by a factor of 11X. The frequency of the clock from the Xilinx transceiver is related directly to the frequency of its reference clock and is nominally 148.5 MHz. A data recovery unit (DRU) is implemented in the fabric of the FPGA to recover the SD-SDI data from the oversampled data output by the transceiver. The 10-bit data stream from the DRU must be connected to the rx_sd_data_in port of the SMPTE SD/HD/3G-SDI core. The DRU also provides a data ready signal that is asserted when it has recovered each 10-bit data word. This data ready signal from the DRU must be connected to the rx_sd_data_strobe input of the SMPTE SD/HD/3G-SDI core. Normally, this data strobe is asserted at a 5/6/5/6 clock cadence resulting in a 27 MHz data rate. However, because the clock from the transceiver is not necessarily locked to the recovered data rate, this cadence may vary occasionally.