Идеи по приему данных с 4-бит интерфейса Опции

[ataradov]

Собираются идеи по приему данных с интерфейса:
1. 4 бита и клок. При этом данные выставляются по фронту и спаду клока (DDR).
2. Максимальная частота клока - 150 МГц, но если не получится, то можно до 100 МГц опустить, но не желательно.
3. Нужно опционально двигать линии данных в пределах 1-10 нс, с шагом 1-2 нс.

Для пункта 3 пока что рассматриваются любые варианты, даже не рекомендуемые для широкого применения, типа задержки на внутренней логике. Внешние решения тоже рассматриваются, только не линии задержки за $10 / канал.

Выравнивание данных осуществляется пользователем "на глаз" по приему тестовых последовательностей, так что абсолютная точность задержки не важна, нужна просто возможность подвигать все относительно клока.

После приема ПЛИС будет восстанавливать из этого байтовый поток, выполнять простую фильтрацию и передавать все это на внешний интерфейс. Сильно много ресурсов для этого не нужно, так что чем дешевле решение, тем лучше.

Идеи?

Сообщение отредактировал ataradov - May 9 2017, 06:55

[GAYVER]

А в чем проблема? частота 150 МГц довольно низнакая (я реально принимал 250 МГц 14 бит с АЦП). Разрядность невысокая. Выравнивание можно и даже нужно замутить на встроенных блоках задержки (если Xilinx). Так что проблем быть не должно если конечно плата разведена более или менее нормально.

встроенные блоки задержки дают максимальную задержку в 2-3 наны. 32 тапа по (кажись) 80 пикосекунд

когда то собирал модуль автоподстройки данных от ацп для ддр и кюдр интерфейсов. но там черт ногу сломит в коде ))). да и не помню уже особо тонкостей логики функционирования

автору смотреть юзер гайды по ISERDESE b IODELAY