xilinx ise 14.6 ChipScope, Не выводятся сигналы Опции

[Kostochkin]

Здравствуйте, Никогда раньше не пользовался ChipScope, но пришла пора. ОП - windows 10 64bit, ISE 14.6.

Собрал проект, компилируется, в кристалл прошивается, spartan 6.
Но когда я настраиваю ChipScope, при задании сигналов триггерам отображаются процентов 10% всех сигналов проекта...
Не могу понять в чем дело, подскажите пожалуйста.
В проекте один clock 25mhz, и одна pll.
Спасибо.





Сообщение отредактировал Kostochkin - Jun 2 2017, 13:49

[Golikov A.]

Перейдите на план ахеад, там чип скоп вставляется проще и понятнее.
Вы там синтезите проект, открываете синтез, помечаете сигналы которые вам нужны на схеме, среда автоматически ставит на них защиту от оптимизации при плайсинге, потом вставляете чипскоп и плейсити, все значительно удобнее чем в ISE.

Много сигналов пропадает при синтезе во время оптимизации.
сохранять иерархию - это не дает перемешивать модули.
Но надо еще делать (* KEEP = "TRUE" *) для сетей и для сигналов модулей
еще был какой то ключик который перед модулем ставился, чтобы его висящие порты не резались, но что-то не могу вспомнить...