|
Доброго времени суток!
Использую Cyclone V SoC.
Планирую в своей корке использовать простенький DMA для записи обработанных данных в память SDRAM процессора HPS.
Интерфейс у корки простой - Avalon MM, далее через мост FPGA->HPS.
Затем буду сигналить линию IRQ в качестве флага, что данные записаны в память.
Но вот как быть уверенным, что на момент поднятия IRQ данные на самом деле будут лежать в памяти?
Насколько я знаю, Qsys Interconnect генерирует промежуточное FIFO, затем Сlock Crossing Bridge и прочую необходимую логику.
То есть момент, когда Avalon MM со стороны FPGA->HPS моста принял данные, совсем не говорит о том, что они уже записаны в память.
Насколько я понимаю.
Как узнать, когда на самом деле данные будут записаны, чтобы процессор мог без проблем их прочитать?
Может быть, стоит задействовать сигналы response интерфейса Avalon MM?
Это позволит понять, что слэйв на стороне моста принял данные, но вот записал ли он их?...
|
Custom IP -> SDRAM Memory Write, Как отследить, что запись прошла?
Jun 30 2017, 22:09
