Асинхронка в verilog Опции

[Lutovid]

Всем привет!
Написал FSM разделив синхронку и асинхронку; то есть в одном always блоке синхронный процесс, во втором в списке чувствительности занесены все входные сигналы; Vivado 16.3 и 17.1 развели написанное мной ядро так, что сигналы из списка чувствительности воспринимаются как не законстрэйнченые клоки... Вопрос - это нормално и можно на это забить? Или где-то в коде косяк и такого не должно быть?
Что бы было понятнее про что я - я прикрепляю фотку (принсткрин сделать не могу сейчас, прошу прощения за качество)

[Timmy]

Асинхронные сигналы в FSM использовать вообще нельзя, надо их синхронизировать.

[Lutovid]

Асинхронные сигналы в FSM использовать вообще нельзя, надо их синхронизировать.

я про state/prestate
http://www.asic-world.com/tidbits/verilog_fsm.html "Using Two Always Blocks"