Асинхронка в verilog Опции

[Lutovid]

Всем привет!
Написал FSM разделив синхронку и асинхронку; то есть в одном always блоке синхронный процесс, во втором в списке чувствительности занесены все входные сигналы; Vivado 16.3 и 17.1 развели написанное мной ядро так, что сигналы из списка чувствительности воспринимаются как не законстрэйнченые клоки... Вопрос - это нормално и можно на это забить? Или где-то в коде косяк и такого не должно быть?
Что бы было понятнее про что я - я прикрепляю фотку (принсткрин сделать не могу сейчас, прошу прощения за качество)

[iosifk]

Написал FSM разделив синхронку и асинхронку; то есть в одном always блоке синхронный процесс, во втором в списке чувствительности занесены все входные сигналы;

Неправильно написанное вызывает неправильные ответы и недоумение...
В FSM есть две части: комбинационная и последовательностная (регистровая) логика. При этом комбинационная логика сама по себе тоже должна порождаться от регистров и комбинационных схем, т.е. быть синхронной.
А вот входные сигналы, если они асинхронные, то они должны быть засинхронизированы с клоком FSM.
И зачем нам Ваши мутные фотки? Ведь есть такая вещь как скрин-шот...

[Lutovid]

Неправильно написанное вызывает неправильные ответы и недоумение...
В FSM есть две части: комбинационная и последовательностная (регистровая) логика. При этом комбинационная логика сама по себе тоже должна порождаться от регистров и комбинационных схем, т.е. быть синхронной.
А вот входные сигналы, если они асинхронные, то они должны быть засинхронизированы с клоком FSM.
И зачем нам Ваши мутные фотки? Ведь есть такая вещь как скрин-шот...

Мутные фотки это все что было на момент написания поста - у меня не было доступа к компьютеру, а фото мне прислали.
Я повторю вопрос конкретнее, это моя ошибка, что сформулировал не достаточно точно - Нормальна ли ситуация, что сигнали из списка чувствительности процесса интерпретировались как незаконстрейнченые клоки и можно ли просто проигнорировать этот факт? или это сигнализирует о некорректном описании в rtl?