Custom IP -> SDRAM Memory Write, Как отследить, что запись прошла? Опции

[sonycman]

Доброго времени суток!

Использую Cyclone V SoC.
Планирую в своей корке использовать простенький DMA для записи обработанных данных в память SDRAM процессора HPS.

Интерфейс у корки простой - Avalon MM, далее через мост FPGA->HPS.
Затем буду сигналить линию IRQ в качестве флага, что данные записаны в память.

Но вот как быть уверенным, что на момент поднятия IRQ данные на самом деле будут лежать в памяти?

Насколько я знаю, Qsys Interconnect генерирует промежуточное FIFO, затем Сlock Crossing Bridge и прочую необходимую логику.
То есть момент, когда Avalon MM со стороны FPGA->HPS моста принял данные, совсем не говорит о том, что они уже записаны в память.
Насколько я понимаю.

Как узнать, когда на самом деле данные будут записаны, чтобы процессор мог без проблем их прочитать?

Может быть, стоит задействовать сигналы response интерфейса Avalon MM?
Это позволит понять, что слэйв на стороне моста принял данные, но вот записал ли он их?...

[Kuzmi4]

2 sonycman
Если ещё интересен ACP, гляньте XAPP1170 + cdma_acp_design.zip (AR#50826) - это для хилых, но принцип работы думаю будет понятен.

[sonycman]

2 sonycman
Если ещё интересен ACP, гляньте XAPP1170 + cdma_acp_design.zip (AR#50826) - это для хилых, но принцип работы думаю будет понятен.

Спасибо, запустил уже обмен через ACP.
Когда данных не много, пусть лежат себе в кэше, даже запись в SDRAM может не потребоваться.

ЗЫ: не знаю, как у хилых, но у альтеры создание порта AXI не очень удобно - требуется, чтобы присутствовали практически все сигналы для всех каналов - и записи, и чтения.
Было бы лучше, если бы система QSys не заставляла описывать не используемые каналы.