Приём LVDS с динамической подстройкой фазы, Как это реализовать на Altera, не имея спец. блоков DPA Опции

[Flip-fl0p]

Приветствую уважаемые посетители форума !
Возникло некоторое непонимание как на Altera реализовать приём данных по LVDS с динамической подстройкой фазы, т.е чтобы данные считывались по центру битового периода(sample window), а не в зоне джиттера.
Думаю тут будет уместна эта картинка для наглядности:

К сожалению, Cyclone V, который на моей макетной плате, не содержит блоков DPA (dynamic phase alignment), а в альтеровских application notes я не увидел алгоритмов реализации(может плохо смотрел или не туда), поэтому смотрел как это реализовано у Xilinx(XAPP460, XAPP861, XAPP224), но неужели у альтеры нет ничего похожего ?
Данные принимаю при помощи мега функции ALTLVDS_RX с калибровкой по тестовым паттернам.

[Flip-fl0p]

Сейчас в процессе написания собственного приёмника LVDS на DDR регистрах. В процессе написания приёмника столкнулся с непонятной работой PLL.
При динамическом сдвиге фазы необходимо указывать адрес частоты , которую надо двигать.
Т.е:
CLK0 - Адрес B"00000"
CLK1 - Адрес B"00001"
CLK2 - Адрес B"00010"
И.Т.Д.
Но столкнулся с тем, что при указании адреса CLK0 у меня ещё одновременно с этой частотой двигается частота CLK2....
А при указании адреса CLK2 частота не двигается вообще.
Кто сталкивался с подобным поведением ?
И вообще, где указана максимально возможная частота работы регистров. В частности модуль ALT_LVDS_RX может принять максимум 840 Mbps
А если его писать собственный приёмник, чем я сейчас и занимаюсь, то как подсчитать максимально возможную теоретическую скорость на DDR регистрах ?

Сообщение отредактировал Flip-fl0p - Jul 27 2017, 08:05

[bogaev_roman]

И вообще, где указана максимально возможная частота работы регистров. В частности модуль ALT_LVDS_RX может принять максимум 840 Mbps
А если его писать собственный приёмник, чем я сейчас и занимаюсь, то как подсчитать максимально возможную теоретическую скорость на DDR регистрах ?

Ищите документ по ключевым словам Switching Characteristics для своего семейства.
ЗЫ. Если не получится использовать сдвиг по фазе опорной частоты, то возможен еще вариант - задействовать delay chain во входном буфере (для разных семейств корка называется по-разному), там точность подстройки десятки ps.

[Flip-fl0p]

Ищите документ по ключевым словам Switching Characteristics для своего семейства.
ЗЫ. Если не получится использовать сдвиг по фазе опорной частоты, то возможен еще вариант - задействовать delay chain во входном буфере (для разных семейств корка называется по-разному), там точность подстройки десятки ps.

Спасибо !
Только я не опорную частоту двигаю(от которой запускаю PLL) а частоту дессерилизаци. Для каждого канала по отдельности.
UPD
Действительно, при выставленном адресе B"00000" когда должна двигаться только фаза частоты CLK0 двигается ещё фаза частоты CLK2.
При выставленном адресе B"00010" когда должна двигаться фаза частоты CLK2, её фаза не двигается.
Смотрел по signal tap, как говориться на живую.
Либо где-то datasheet врет, и там адресация другая.
Либо разводчик вместо частоты CLk2 на модуль приёма завел частоту CLK0. Может ли быть такое ? Хотя если смотреть по RTL Viewer то все частоты приходят туда, куда должны.
UPD.
Мистика. Поменял частоты местами и всё заработало.
Раньше было:
CLK0 - адрес B"00000" - частота приема по линии RX0
CLK1 - адрес B"00001" - частота приема по линии RX1
CLK2 - адрес B"00010" - частота приема по линии RX2
CLK3 - адрес B"00011" - восстановленная кадровая частота

Поменял на так:
CLK0 - адрес B"00000" - восстановленная кадровая частота
CLK1 - адрес B"00001" - частота приема по линии RX0
CLK2 - адрес B"00010" - частота приема по линии RX1
CLK3 - адрес B"00011" - частота приема по линии RX2
И всё заработало как должно быть.

Сообщение отредактировал Flip-fl0p - Jul 27 2017, 10:04

[warrior-2001]

при выставленном адресе B"00000"

Адресация там какая? Может байтовую со словной путаете?