какой бывает задержка между фреймами spi slave в разных АРМ-ах, интересует i.mx-ы allwiner-ы и т.п. с убогими spi Опции

[yes]

собственно то, что называется Transfer_delay на странице ниже (первая нагугленная ссылка)
Transfer_delay: minimum duration of SSEL in the deasserted state between transfers
http://docs.lpcware.com/lpc800um/RegisterM...ramedelays.html

делаем АЗИК - хотелось бы понять какую минимальную "гибкость" программирования этой времянки нужно предусматривать, предполагается передача потока с применением DMA в проце (то есть желательно ставить минимальную задержку для каждого варианта проца)

upd: если spi допускает передачу без поднятия ss то интересует
Frame_delay: delay between data frames when SSEL is not deasserted

[yes]

сомневаюсь я, что в схеме, нарисованной в даташитах указывается реальная структура SPI, а не некое "общее представление"

например, зачем в спецификациях указывают ненулевое время до деактивации SS - как на рисунке SS9

http://www.ti.com/product/AM5706/datasheet...e_table_notes_1

кстати, правильно ли я понимаю, что режим RX-only (на картинке) в котором SPI работает до 40МГц - это выдача из SPI, а в другую сторону/или в обе всего 16МГц из-за того, что синхронизируют вход?
у i.mx6 такая же фигня, только разница частот меньше

хотя казалось бы - синхронизуй клок и защелкивай вход, по-любому внутри частота высокая

upd: по ссылке не прsгает на картинку - но речь про SPI SLAVE : specification-> timing... -> peripherals ->mcspi