Сделать сдвигающий регистр, С парал. загрузкой -"потенциалом" Опции

[muravei]

Естественно. сигналы загрузки и сдвига разные.(при активном загрузки-сдвиг запрещен)
Может есть что-то готовое, я не очень копенгаген, пока.

[muravei]

Сам придумал: инвертор, два 2и-не и Д- триггер с РС входами

[Victor®]

Сам придумал: инвертор, два 2и-не и Д- триггер с РС входами

Вот пример

Код

--
-- 8-bit Shift-Left Register with Positive-Edge Clock,
-- Asynchronous Parallel Load, Serial In, and Serial Out
--

library ieee;
use ieee.std_logic_1164.all;

entity shift_registers_6 is
    port(C, SI, ALOAD : in std_logic;
         D : in std_logic_vector(7 downto 0);
         SO : out std_logic);
end shift_registers_6;

architecture archi of shift_registers_6 is
    signal tmp: std_logic_vector(7 downto 0);
begin

    process (C, ALOAD, D)
    begin
        if (ALOAD='1') then
            tmp <= D;
        elsif (C'event and C='1') then
            tmp <= tmp(6 downto 0) & SI;
        end if;
    end process;

    SO <= tmp(7);

end archi;