Тактирование UART-передатчика (CYCLONE III) Опции

[mongol]

Имеется проект небольшой, на Циклон поступают данные извне, а затем эти данные передаются по UART на микроконтроллер STM. Циклон тактируется от кварца на 100 MHz. На стороне микроконтроллера я примерно разобрался, почему там скорость тактирования должна быть в 16 раз выше битрейта, для лучшего сэмплирования. Но вот как тактировать передатчик, т.е. Циклон, я не могу понять. Во многих примерах тактирование ставят в 2 раза больше битрейта. Но почему так я и не выяснил. Как быть? Бодрейт для проекта выбран 9600. Делить с помощью PLL частоту кварца до 19200 и с такой же частотой обрабатывать приходящие на ПЛИС данные? Просветите пожалуйста новичка

[mongol]

Нашёл пост
https://m.habrahabr.ru/post/278005/
Вот здесь по другому принципу высчитывается частота. Причем полученное значение непонятно как коррелирует с желаемым.

[iosifk]

Нашёл пост
https://m.habrahabr.ru/post/278005/
Вот здесь по другому принципу высчитывается частота. Причем полученное значение непонятно как коррелирует с желаемым.

Хороший пример того, как НЕ НАДО делать проекты...

[mongol]

Хороший пример того, как НЕ НАДО делать проекты...

Стало очень интересно, в чем минусы вышеприведенного проекта?

[iosifk]

Стало очень интересно, в чем минусы вышеприведенного проекта?

много есть о чем надо рассказать...
Если хотите, то голосом по скайпу. Мой адрес в личной карточке форума...

[Maverick]

понимаю, что делаю медвежью помощь...
см. вложение - altera

For example, a basic UART implementing the 115200 baud N81 protocol costs only 62 ALUTs.
The example design uart_hw_test implements a simple demo for use with a terminal
app. It takes input characters on the receive side and sends the following character
(for example, ”a” –> ”b”) out the transmitter.

Прикрепленные файлы

 uart.v ( 5.56 килобайт ) Кол-во скачиваний: 21
 uart_tb.v ( 2.7 килобайт ) Кол-во скачиваний: 9
 uart_hw_test.v ( 2.51 килобайт ) Кол-во скачиваний: 9

 

[Inanity]

понимаю, что делаю медвежью помощь...
см. вложение - altera

Мне очень не нравится этот код.

Смеха ради посмотрел код приёмника и не увидел синхронизаторов там, где по моему мнению они обязаны быть.
Модуль uart_rx. Асинхронные данные приходят по проводу rxd. В этом процессе они защёлкиваются в триггер last_rxd:

Код

reg last_rxd;
always @(posedge clk) begin
    last_rxd <= rxd;
end

Триггер last_rxd может находиться в метастабильном состоянии, т.к. по rxd пакеты приходят асинхронно.
Провод slew тоже метастабилен, т.к. комбинационно зависит от last_rxd:

Код

wire slew = rxd ^ last_rxd;

Далее по коду и slew, и last_rxd используются в различных процессах, if-ах и в автомате состояний.

Код

WAITING : begin
    // wait for a start bit (0)
    if (!slew & sample_now && !last_rxd) begin   // тут ещё нравится использование & и && одновременно.
        state <= READING;
        held_bits <= 0;
    end
end

Оно, может и работает, но по-моему это жесть. Да ещё и копирайт от альтеры)

Сообщение отредактировал Inanity - Aug 23 2017, 21:55

[andrew_b]

Да ещё и копирайт от альтеры)

Не надо думать, что в корпорациях пишут идеальный код. Говнокода там тоже достаточно.