Тактирование UART-передатчика (CYCLONE III) Опции

[mongol]

Имеется проект небольшой, на Циклон поступают данные извне, а затем эти данные передаются по UART на микроконтроллер STM. Циклон тактируется от кварца на 100 MHz. На стороне микроконтроллера я примерно разобрался, почему там скорость тактирования должна быть в 16 раз выше битрейта, для лучшего сэмплирования. Но вот как тактировать передатчик, т.е. Циклон, я не могу понять. Во многих примерах тактирование ставят в 2 раза больше битрейта. Но почему так я и не выяснил. Как быть? Бодрейт для проекта выбран 9600. Делить с помощью PLL частоту кварца до 19200 и с такой же частотой обрабатывать приходящие на ПЛИС данные? Просветите пожалуйста новичка

[AVR]

Циклон тактируется от кварца на 100 MHz.
Как быть? Бодрейт для проекта выбран 9600. Делить с помощью PLL частоту кварца до 19200 и с такой же частотой обрабатывать приходящие на ПЛИС данные? Просветите пожалуйста новичка

А зачем тут PLL? Элементарный делитель на 10417...
100*10^6 / 10417 = 9599,69280983 ~ 9600
Ошибка тысячные процента, считаем идеал, stm32 прекрасно такое скушает.
Вот каждый 10417-й цикл выдвигаем бит наружу.

P.S. Обратите внимание: из ПЛИС только передача в сторону STM32, приема нет, как я понял.

[AVR]

А зачем тут PLL? Элементарный делитель на 10417...
100*10^6 / 10417 = 9599,69280983 ~ 9600
Ошибка тысячные процента, считаем идеал, stm32 прекрасно такое скушает.
Вот каждый 10417-й цикл выдвигаем бит наружу.

Реализация идеи:  uart_tx.v ( 704 байт ) Кол-во скачиваний: 66
Тестбенч:  test_uart_tx.v ( 616 байт ) Кол-во скачиваний: 37

Тактовая 100 МГц, на выходе почти 9600, но достаточно точно.
Данные кушаются по valid, следующая порция - когда busy снимется в 0.
Недостаток реализации: если неудачно совпадет - будем на каждый байт дополнительно терять один бит пропускной способности, но зато всё очень просто сделано - просто делитель на 10417.