Quartus & SignalTap, Вывод сигналов в signaltap без объявления их выходными портами Опции

[nice_vladi]

Вопрос такой: можно ли каким-то образом вытащить в отладку сигналы модулей, не объявляя их выходными портами?

Директивы keep synthesis и noprune не помогают - сигналы в signaltap не отображаются.

Сейчас, для того, что бы посмотреть, допустим, какой-то счетчик в своем модуле я объявляю этот регистр как выходной, описываю порт. Затем тяну его в signaltap. Но это как-то некрасиво и неудобно.

Quartus 13-16, Verilog.

[nice_vladi]

Используйте Virtual Pins

А смысл? Все равно же регистры и веревки, которые хочешь посмотреть нужно объявлять портами и затем делать их виртуальными.

Посмотрите как настроен фильтр в Node Finder при добавлении сигналов. Я обычно использую готовый пресет "Signal Tap II: pre-synthesis" - все внутренние регистры тогда видно под такими же именами как в коде.

Да, я знаю. Но дело в том, при добавлении через этот пресет, либо через "all entries" некоторые регистры не отображаются в окне сигналтапа. По-видимому, quartus их сокращает или сливает с другими. Я хочу как-то запретить ему это делать. Но директивы, о которых писал выше, не помогают. Возможно, я как-то не правильно их записываю в код.

Например:

reg [1:0] cnt/*keep synthesis*/;
или
reg [1:0] cnt(*noprune*);

Или же нужно еще что-то в настройках quartus подкрутить.

Это не слишком нужная и необходимая вещь. Можно и порты описывать. Но хочется красоты и изящества