реклама на сайте
подробности

 
 
> Quartus & SignalTap, Вывод сигналов в signaltap без объявления их выходными портами
nice_vladi
сообщение Sep 6 2017, 05:43
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 53
Регистрация: 7-09-16
Из: Томск
Пользователь №: 93 239



Вопрос такой: можно ли каким-то образом вытащить в отладку сигналы модулей, не объявляя их выходными портами?

Директивы keep synthesis и noprune не помогают - сигналы в signaltap не отображаются.

Сейчас, для того, что бы посмотреть, допустим, какой-то счетчик в своем модуле я объявляю этот регистр как выходной, описываю порт. Затем тяну его в signaltap. Но это как-то некрасиво и неудобно.

Quartus 13-16, Verilog.
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
nice_vladi
сообщение Sep 6 2017, 07:43
Сообщение #2


Участник
*

Группа: Участник
Сообщений: 53
Регистрация: 7-09-16
Из: Томск
Пользователь №: 93 239



Цитата(Burenkov Sergey @ Sep 6 2017, 08:35) *
Пробуйте
reg reg1 /* synthesis preserve */;
или

reg reg1 /synthesis noprune */;


В течении дня попробую обязательно. Спасибо!


Цитата(_Anatoliy @ Sep 6 2017, 08:35) *
А у меня было такое что в списке нужных сигналов не было, но по маске они находились wink.gif


Да, я с каждым днем все больше и больше нюансов в использовании quartus'a замечаю. Что-то стараюсь записывать, что-то запоминать. Сейчас добрался до директив компилятора, осваиваю потихоньку)
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 23:13
Рейтинг@Mail.ru


Страница сгенерированна за 0.07572 секунд с 7
ELECTRONIX ©2004-2016