Имеют ли FPGA функцию throttling? Опции

[files]

Здравствуйте.

Мне недавно показали один странный эксперимент на Altera Cyclone II.
Там довольно простая схема – 8-разрядный накапливающий умножитель.
Схема тактируется от внешнего генератора 50MHz, частота которого умножается на PLL.
Так вот если держать частоту тактирования в допустимых приделах (до 250 MHz), то схема работает без ошибок.
Если же начинать увеличивать частоту тактирования выше допустимой (оговоренной в документации микросхемы), то схема, естественно, начинает давать ошибочные результаты. Но, если поднять частоту выше определенного порога, схема перестает сбоить и снова начинает считать правильные результаты.

Выглядит это примерно так:
0….250 MHz – правильные результаты
251…800 MHz – неправильные результаты
больше 800 MHz – снова правильные результаты

В связи с этим возникает вопрос, как объяснить такое явление?
Нет ли у FPGA функции throttling (душения, дросселированния) сигнала тактирования?
Возможно ли, что при повышении частоты тактирования схемы выше некоторого порога, FPGA сама опускает частоту до нормативного значения и из-за этого схема начинает считать корректно?

Сообщение отредактировал files - Oct 29 2017, 21:17

[x736C]

Думаю, PLL начинает работать на какой-то частоте ниже максимальной, на которой она способна работать.
Проверьте тактовую после PLL, во что превращаются ваши 800.

[serebr]

Думаю, PLL начинает работать на какой-то частоте ниже максимальной, на которой она способна работать.
Проверьте тактовую после PLL, во что превращаются ваши 800.

Согласен. PLL в FPGA имеет VCO (voltage controlled oscillator), диапазон рабочих частот которого ограничен. При повышении входной частоты в несколько раз от номинальной, VCO сваливается назад в рабочий диапазон, а фазовый детектор начинает работать на прореженном входном клоке, т.е на каждом втором, третьем, четвертом и т.д. фронте.
Скорее всего на частотах 800 МГц и выше срабатывает (используется в фазовом детекторе) как раз каждый четвертый фронт входного клока.