Супервизор и WDT для FPGA. Как его организовать? Нужен он вообще или нет? Опции

[sdv]

Всё что содержит RAM как правило рано или поздно сбивается...
Кто и как обеспечивает живучесть своих изделий на базе FPGA?

[sazh]

В итоге пришел к такому выводу:

Внутри FPGA будет заложен тест охватывающий по максимуму работу схемы.
Результатом теста будет сигнал для сторожевого таймера.
Ну и само собой поставлю супервизор по питанию.
Кроме всего прочего хочу повесить в схему энергонезависимый элементик пишущий лог по сбросам, дабы было проще искать источники глюков в системе в целом.
////////////////////////////////////////////////
Конечно можно поставить сторожа добро сторожить. А кто самого сторожа сторожить будет.
Если поставить супервизор по питанию. Есть вероятность перезагрузки кристалла, даже когда этого не требуется. С какими последствиями, Вам виднее.
Тестовая схема внутри FPGA. Невозможно протестировать по полному охвату без введения дополнительных элементов, в которых нет необходимости (например мультиплексоры), которые будут влиять на временные параметры устройства. Тогда зачем. Это функция стендового оборудования.
Сторожевой таймер. По первому включению все контакты ввода вывода в третьем состоянии и подтянуты к vcc i/o (обычно, на новых кристаллах). Загрузочное ПЗУ еще пусто. Переодический сброс кристалла по этому поводу долго будет Вам не давать законфигурировать кристалл. Будете утверждать, пакет глючит. А когда все же запрограммируете ПЗУ, нужно будет рассчитать время прохождения теста, чтобы запрограммировать время реакции таймера на ожидание сброса.
Что интересно, например на примере семейства MAXII, которые Альтера позиционирует как будущее CPLD. Рекомендуется использовать и в медицине. Это структура FPGA с загрузчиком на кристалле.
Так вот в кристалле уже нет доступа к сигналам, отвечающим за успешную конфигурацию и инициализацию кристалла. Видимо фирма уверена, что сбой конфигурационной памяти менее вероятен, чем сбой в системе по причине внешних факторов.