реклама на сайте
подробности

 
 
> MAX10 PLL, Quartus ругается
zombi
сообщение Nov 29 2017, 21:09
Сообщение #1


Гуру
******

Группа: Свой
Сообщений: 2 076
Регистрация: 10-09-08
Пользователь №: 40 106



Чип 10m02sce144c8g
На ногу 26 (clk0p) подключил внешний генератор.
Проект работает.
Решил использовать PLL .
Создал в мегавизарде ALTPLL все вроде настроил как надо, а Quartus ругается :

Error (18496): The Output AE[0] in pin location 27 (pad_794) is too close to PLL clock input pin (Clock) in pin location 26 (pad_20)

Чего ему не нравится?
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Evgeny72
сообщение Nov 30 2017, 07:46
Сообщение #2


Участник
*

Группа: Участник
Сообщений: 66
Регистрация: 4-01-14
Пользователь №: 79 899



Цитата(zombi @ Nov 30 2017, 00:09) *
Чип 10m02sce144c8g
На ногу 26 (clk0p) подключил внешний генератор.
Проект работает.
Решил использовать PLL .
Создал в мегавизарде ALTPLL все вроде настроил как надо, а Quartus ругается :

Error (18496): The Output AE[0] in pin location 27 (pad_794) is too close to PLL clock input pin (Clock) in pin location 26 (pad_20)

Чего ему не нравится?


У вас случаем на 27 ногу выход никакой логики не подключен?
Go to the top of the page
 
+Quote Post
zombi
сообщение Nov 30 2017, 08:30
Сообщение #3


Гуру
******

Группа: Свой
Сообщений: 2 076
Регистрация: 10-09-08
Пользователь №: 40 106



Цитата(Realking @ Nov 30 2017, 08:40) *
The PLL clock input pins are sensitive to SSN jitter. To avoid the PLL from losing lock,
do not use the output pins directly on the left and right of the PLL clock input pins.

Цитата(Evgeny72 @ Nov 30 2017, 10:46) *
У вас случаем на 27 ногу выход никакой логики не подключен?

Ясно. Спасибо за разъяснение.
Мало того что и так ног для пользователя с гулькин нос оставили, так и те еще с кучей ограничений biggrin.gif
Go to the top of the page
 
+Quote Post
Evgeny72
сообщение Nov 30 2017, 09:25
Сообщение #4


Участник
*

Группа: Участник
Сообщений: 66
Регистрация: 4-01-14
Пользователь №: 79 899



PLL получается задействовать если пины с 26 по 29 используются как входа. Если на этих пинах есть хоть один выход - получим ERROR при компиляции. Сам наступил на эти грабли. rolleyes.gif

Go to the top of the page
 
+Quote Post
zombi
сообщение Nov 30 2017, 12:26
Сообщение #5


Гуру
******

Группа: Свой
Сообщений: 2 076
Регистрация: 10-09-08
Пользователь №: 40 106



Цитата(Evgeny72 @ Nov 30 2017, 13:25) *
PLL получается задействовать если пины с 26 по 29 используются как входа. Если на этих пинах есть хоть один выход - получим ERROR при компиляции. Сам наступил на эти грабли. rolleyes.gif

Не совсем так.
У 10m02sce144 четыре входных клока с 25-й по 28-ю ноги.
Паяльником повесил "соплю" между 26 и 25 ногами.
В проекте переназначил вход клока на 25-ю ногу.
Выходные сигналы на 27 и 28 ногах так и оставил.
Теперь компилируется без ошибок.
И работает вроде. biggrin.gif

Go to the top of the page
 
+Quote Post
Stewart Little
сообщение Nov 30 2017, 13:06
Сообщение #6


Лентяй
******

Группа: Свой
Сообщений: 2 203
Регистрация: 11-10-04
Из: Санкт-Петербург
Пользователь №: 843



Похожая проблема возникает при размещении рядом дифференциального (напр. LVDS) и несимметричного сигналов.
Это лечилось назначением несимметричному сигналу специального атрибута:
в Assignment Editor'е для несимметричной линии надо было выбрать параметр Toggle Rate, и указать его значение 0 MHz.
Или в .qsf-файле: set_instance_assignment -name TOGGLE_RATE "0 MHz" -to SingleEndedPin.

Можно попробовать такую же методу и в данном случае. Если будете пробовать - отпишитесь о результатах.


--------------------
Чтобы слова не расходились с делом, нужно молчать и ничего не делать...
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th July 2025 - 03:17
Рейтинг@Mail.ru


Страница сгенерированна за 0.01422 секунд с 7
ELECTRONIX ©2004-2016