Цитата(Realking @ Nov 30 2017, 08:40)

The PLL clock input pins are sensitive to SSN jitter. To avoid the PLL from losing lock,
do not use the output pins directly on the left and right of the PLL clock input pins.
Цитата(Evgeny72 @ Nov 30 2017, 10:46)

У вас случаем на 27 ногу выход никакой логики не подключен?
Ясно. Спасибо за разъяснение.
Мало того что и так ног для пользователя с гулькин нос оставили, так и те еще с кучей ограничений