Покритикуйте, пожалуйста, схематик Cyclone5SoC и LPDDR2, первый раз сам развожу, немного не уверен Опции

[iiv]

Добрый день,

есть большущее желание развести самому Cyclone5-SoC с минималистической периферией, а именно с LPDDR2, RGMII, UART0, SDCARD и входным клоком, чтобы прошивка для HPS в виде линукса всегда при старте грузилась с SDCARD, а прошивка плиски далее загружалась через /dev/fpga0. На сколько мог, пользовал то, что есть в терасиковской DE10-SoC и на основе многоуважаемого des333 и его статей на хабре.

Так как такого рода платы до этого ни разу не разводил (есть только недавний успешный опыт разводки 5-ого обычного циклона с загрузкой по AS без какой-либо перефирии, только GPIO), посему сильно нервничаю и боюсь, что где-то какой-то из мануалов прочитал не так и что-то не туда соединил. Посему аттачу схематик (пока еще без DC-DC и фильтров питания), пожалуйста, взгляните, беглым взглядом, возможно сразу в глаза бросятся какие-то грубые ошибки.

На схеме [NC] обозначил как сигналы, которые можно притянуть на gnd, питание или оставить плавающими, а dnc - как сигналы, которые ни к чему не будут подключены. В процессе разводки, когда будет ясно куда их удобнее притянуть, туда и приклею. Пробно сигналы разводить начал, надобно минимум 3 сигнальных слоя + их плейны и top/bottom для компонент, конденсаторов и фильтров по питанию, то есть 8+ слоев, посему хотелось бы не ошибиться в схематике, так как это выльется в большие финансовые затраты.

Пожалуйста, взгляните на схематик наметанным взглядом, вдруг что-то сразу заметите! Особенно как я управляющие пины (TDO,CONFIG,...), и память подключил.

PDF и весь проект в kicad формате приаттачил.

Спасибо!

ИИВ

Прикрепленные файлы

 myfirstpro.zip ( 26.94 килобайт ) Кол-во скачиваний: 20
 soc_lpddr2.pdf ( 437.22 килобайт ) Кол-во скачиваний: 89

 

[Aner]

Вот по выравниванию и по слоям ... . А как вы планируете в кикаде учитывать выровненную длину линий, если часть их будет на top, bottom, другая во внутренних слоях?
Я это к тому, что внутри у вас эпсилн один например e~ 4.3 для внутренних слоёв а на top, bottom другой. Для тех же диф пар, микрострипов, шин адреса данных и тп. Если выровняли все для "воздуха", то во внутренних слоях задержка сигналов из-за другого "е" может укоротоить вашу длину двухкратно. От выбранного вами стека зависит многое если мы говорим о Cyclone5-SoC даже с минималистической периферией как LPDDR2, RGMII, SDCARD.

[iiv]

Спасибо, Aner, что советуете и всем также спасибо за советы и сочувствия!

Вот по выравниванию и по слоям ... . А как вы планируете в кикаде учитывать выровненную длину линий, если часть их будет на top, bottom, другая во внутренних слоях?

я как раз все сигнальные линии от памяти (остальное не критично) хотел и уже пустил по внутренним слоям, так, что плиска с одной стороны, память с другой, и есть только два переходных отверстия, вначале и в конце каждой из трасс, и, переходные почти всегда в паде.

То есть я заложился на стек с тремя внутренними препрегами, + что-то сверху и снизу, и 4 слоя на питание должно хватить. Да, это приводит к 10 слоям...

Альтернативно если позволить до 7 мм идти дорожкам абы как, то мне надо только два внутренних препрега, что приведет к 8 слоям.

Еще альтернативнее, вижу, что могу с разбросом в диапазоне 9-16мм проложить все 60 сигналов на LPDDR2 абы как, влезая только в 6 слоев, но понятно, не сильно верю, что такой дизайн будет работоспособен.

Чем еще прельщает кикад - так это открытостью формата. Я уже разобрался с тем, как у него разводка задается, а у меня есть самопально написанная Максвелловская решалка (не сочтите за бахвальство, но я эти решалки когда-то писал для ЦСТ и Боша) что могу сам например с-параметры для любой пары посчитать.

Разбираться с гиперлинском - тяжеловато, а решалка - под рукой, и прикрутить на кикадовский формат, может что-то подхачив в текстовом редакторе, думаю, что делов на 2-3 дня. За это время я только гиперлинкс из закромов может только успею скачать, а в нем еще разобраться надо.

К сожалению, есть реальное не понимание, что важно, а что нет, например, я подал на один проводник меандр на 333МГц, какие величины кросс-толков и величины испорченности сигнала на приемнике допустимы?

Наверное из-за этого пока хочу оставаться на кикаде, да и сильно жаба душит оркад за 7к покупать. Знаю, что есть в закромах, но именно для этого дизайна не хотел к ним прибегать.

RGMII, SDCARD.

RGMII встает так, что все сигнальные дорожки имеют длину 6-9мм, как я понимаю, там 125МГц на двух фронтах, то есть реально до 20мм оно ничего не должно почувствовать. С SDCARD - примерно все также, только частоты еще ниже. Правильно я понимаю, что тут грех не забить на выравнивание и на опорные слои, а развести все по принципу наименьшего расстояния?

PS: так как реально в схематике до этого опыта было мало, один раз только 5-ый циклон в 256мм-1.0мм корпусе с минималистической GPIO переферией запустил, все еще боюсь, что какие-то сигналы в циклоне или памяти не правильно положил, на днях приведу в порядок схематик (может уже дорисую разводку) и попытаюсь снова на проверку выложить, вдруг чей-то наметанный глаз сразу какую-то мою глупою ошибку увидит.

Спасибо!

ИИВ