как отключить оптимизацию в Quartus ?, при компиляции убирает нужное Опции

[Sobol']

Всем привет!
Задача - получить задержку сигнала. ПЛИС - altera EPM3064. Среда - QUARTUS II 13.0.
Мне бы хотелось просто поставить некоторое количество инверторов между входом и выходом, но при синтезе оптимизатор их убирает.
Пробовал директиву /*synthesis keep*/, не помогло.

Подскажите пожалуйста, как поступить.

[ViKo]

wire keep_wire /* synthesis keep */;

[Sobol']

wire keep_wire /* synthesis keep */;

Спасибо, добрый человек! У меня получилось:

Код

module temp_altera (
input clk_in,

output clk_out_delay
    );

wire keep_wire_1 /* synthesis keep */;
assign keep_wire_1 =  !clk_in;
wire keep_wire_2 /* synthesis keep */;
assign keep_wire_2 =  !keep_wire_1;
wire keep_wire_3 /* synthesis keep */;
assign keep_wire_3 =  !keep_wire_2;

assign clk_out_delay = keep_wire_3;

endmodule

[bogaev_roman]

Спасибо, добрый человек! У меня получилось:

Вы цепочку инверторов поставили в ознакомительных целях? Просто интересно, что ожидается от такой схемы, изначальная идея, так сказать.
1. Вы привели схему после синтеза, расположение элементов может меняться от компиляции к компиляции, если их не прибить гвоздями и, соответственно, временной путь прохождения сигнала будет меняться.
2. Временной путь зависит от трех параметров - температура, напряжение, технологический разброс. Задержка сигнала будет плавать от этих условий.

[ViKo]

Задержка сигнала будет плавать от этих условий.

Насколько будет плавать, вы не подскажете? Топикстартер тоже мог бы показать по отчетам TimeQuest.