Как работают скоростные дифф линии?, CSI-2 D-PHY Опции

[AVR]

Доброго времени суток!
У меня неудобный вопрос, который постыдно задавать, но вот я понимаю как работают обычные линии IO, представляю как работают мультигигабитные SERDESы.
Но у меня нет понятия, как работают быстрые дифференциальные линии в ПЛИС, пока не было опыта, но сейчас надо освоить.
Я так понимаю, к каждой (или один на несколько пар?) такой быстрой дифф паре приставлен, если рассматривать Xilinx, такой компонент как ISERDESE2.
И такой компонент надо тактировать на целевой частоте, но данные будут поступать на 1/8 частоте, которая получена из исходной высокой путем простого деления?

Сложнее для понимания прием таких сигналов, хотя такой задачи пока не стоит. Как осуществляется синхронизация? Нужно самостоятельно подкручивать фазу?
Извините, если вопросы новичка, и вообще не в тот раздел - перенесите тогда, пожалуйста.

[doom13]

Доброго времени суток!
У меня неудобный вопрос, который постыдно задавать, но вот я понимаю как работают обычные линии IO, представляю как работают мультигигабитные SERDESы.
Но у меня нет понятия, как работают быстрые дифференциальные линии в ПЛИС, пока не было опыта, но сейчас надо освоить.
Я так понимаю, к каждой (или один на несколько пар?) такой быстрой дифф паре приставлен, если рассматривать Xilinx, такой компонент как ISERDESE2.
И такой компонент надо тактировать на целевой частоте, но данные будут поступать на 1/8 частоте, которая получена из исходной высокой путем простого деления?

Сложнее для понимания прием таких сигналов, хотя такой задачи пока не стоит. Как осуществляется синхронизация? Нужно самостоятельно подкручивать фазу?
Извините, если вопросы новичка, и вообще не в тот раздел - перенесите тогда, пожалуйста.

Если для 7 series FPGA, то используются ISERDESE2 и IDELAYE2 (может у каких-то нету), смысл синхронизации примерно в следующем:
1) клок поставить в центр "глаза" данных (АЦП гонит тест паттерн FF00, на линиях имеем 11110000 и 11110000, с помощью элемента IDELAYE2 меняем задержку клока линии данных, находим значение задержки при котором выход приёмника изменяется и запоминаем, далее увеличиваем задержку, находим второе значение при котором данные изменились, (зн_2+зн_1)/2 это центр данных, загоняем это значение в IDELAYE2 соответствующей линии
2) далее выстовляем тест паттерн на АЦП, битслипом добиваемся правильного приёма паттерна
3) синхронизация выполнена

Вообще у Xilinx много разных док на эту тему (xapp524, xapp585, xapp855, xapp586, xapp1064 - когда-то знающие люди советовали), и где-то тут обсуждалось, ищите.

[Flip-fl0p]

Если для 7 series FPGA, то используются ISERDESE2 и IDELAYE2 (может у каких-то нету), смысл синхронизации примерно в следующем:
1) клок поставить в центр "глаза" данных (АЦП гонит тест паттерн FF00, на линиях имеем 11110000 и 11110000, с помощью элемента IDELAYE2 меняем задержку клока, находим значение задержки при котором выход приёмника изменяется и запоминаем, далее увеличиваем задержку, находим второе значение при котором данные изменились, (зн_2+зн_1)/2 это центр данных, загоняем это значение в IDELAYE2)
2) далее выстовляем тест паттерн на АЦП, битслипом добиваемся правильного приёма паттерна
3) синхронизация выполнена

Вообще у Xilinx много разных док на эту тему (xapp524, xapp585, xapp855, xapp586, xapp1064 - когда-то знающие люди советовали), и где-то тут обсуждалось, ищите.

Но есть нюанс. Если это не АЦП, который умеет выдавать тестовую последовательность. А некий протокол передачи где тестовая последовательность чередуется с данными, то нужен несколько иной алгоритм... Отличия незначительные, но они есть. Могу рассказать как я делал. Правда делал на Altera, но смысл от этого не поменяется.
P.S.
А вообще гораздо интереснее можно ли потом после подстройки как-то динамически отслеживать изменение фазы. И корректировать её. Мало ли температура в помещении повысилась и задержка стала другой.... Я пока не нашел решения.

[doom13]

Но есть нюанс. Если это не АЦП, который умеет выдавать тестовую последовательность. А некий протокол передачи где тестовая последовательность чередуется с данными, то нужен несколько иной алгоритм... Отличия незначительные, но они есть. Могу рассказать как я делал. Правда делал на Altera, но смысл от этого не поменяется.
P.S.
А вообще гораздо интереснее можно ли потом после подстройки как-то динамически отслеживать изменение фазы. И корректировать её. Мало ли температура в помещении повысилась и задержка стала другой.... Я пока не нашел решения.

Не вопрос, написал то, с чем имел дело
На альтере - Cyclone V, если не ошибаюсь, будет отличаться, там нет возможности регулировать задержку для каждой линии в отдельности, тут есть.

Немного обманул, давно было, не клок должен задерживаться с помощью IDELAYE2, а каждая линия данных относительно клока.
1. Центр бита данных совмещается с фронтом клока
2. Синхронизация с АЦП

У Вас ведь фаза PLL крутилась, как быть в случае кривизны платы, когда для всех линий задержки отличаются и значительно?