| |
 Как уменьшить время распространения сигнала (route)?, Virtex6, xc6vlx240, Ise14.7, LDPC DVBS2 |
|
|
|
|
 Jan 22 2018, 11:26
|
Местный
Группа: Свой
Сообщений: 307
Регистрация: 14-03-06
Пользователь №: 15 243
|
Доброго времени суток. Есть дизайн c LDPC DVBS2 (около 25-30 % процентов ПЛИС), с тактовой частотой 200 МГц. В проекте много однотипных юнитов. После P/R с помощью PlanAhead вижу следующую таблицу. Из неё видно, что значительная часть времянок уходит на route. Как это время можно уменьшить, не используя loc, rloc, area_group и т. п. ручные механизмы? А если это не уменьшить, то как грамотно использовать ручные механизмы? Всем откликнувшимся - спасибо! 
Эскизы прикрепленных изображений
|
|
|
|
|
|
|
 |
Ответов
|
|
Jan 22 2018, 12:37
|
Местный
Группа: Свой
Сообщений: 307
Регистрация: 14-03-06
Пользователь №: 15 243
|
Цитата(bogaev_roman @ Jan 22 2018, 15:28)  У Вас временные ограничения не выполняются? Или Вам просто не нравится процентное соотношение задержек? Что за пути - может там по одному регистру на входе/выходе и сигнал тянется через весь кристалл? Не выполняются. Не нравится. Тянется примерно через четверть кристалла. По Триггер->lut->триггер ->lut, fanout 1..4, иногда 2 триггера. Я бы хоть как-то понял если бы они не выполнялись в такой связке, но даже не пути триггер-триггер не выполняется. 4 строчка в репорте. Увеличение количества триггеров приведет к резкому увеличению используемых ресурсов.
|
|
|
|
|
|
Сообщений в этой теме
 Tpeck Как уменьшить время распространения сигнала (route)? Jan 22 2018, 11:26 svedach Может организовать дополнительные регистры на вход... Jan 22 2018, 11:56  Tpeck Цитата(svedach @ Jan 22 2018, 14:56) Може... Jan 22 2018, 12:09 alexadmin Цитата(Tpeck @ Jan 22 2018, 15:37) Не вып... Jan 22 2018, 12:55 Tpeck Цитата(alexadmin @ Jan 22 2018, 15:55) Ес... Jan 22 2018, 13:09 bogaev_roman Цитата(Tpeck @ Jan 22 2018, 15:37) Я бы х... Jan 22 2018, 13:20 starley Цитата(Tpeck @ Jan 22 2018, 15:37) Увелич... Jan 24 2018, 16:02 Tpeck Цитата(starley @ Jan 24 2018, 19:02) В AS... Jan 24 2018, 16:19 RobFPGA Приветствую!
Цитата(Tpeck @ Jan 24 2018,... Jan 24 2018, 16:36 TRILLER Основная проблема раскладки проекта в ISE, на мой ... Jan 22 2018, 13:14 Tpeck Цитата(TRILLER @ Jan 22 2018, 16:14) Осно... Jan 22 2018, 13:22 bogaev_roman Цитата(Tpeck @ Jan 22 2018, 16:22) fan-ou... Jan 22 2018, 13:27 Tpeck Цитата(bogaev_roman @ Jan 22 2018, 16:27)... Jan 22 2018, 13:36 TRILLER Цитата(Tpeck @ Jan 22 2018, 16:36) А по-к... Jan 22 2018, 13:41 Tpeck Цитата(TRILLER @ Jan 22 2018, 16:41) Как ... Jan 22 2018, 13:53 bogaev_roman Цитата(Tpeck @ Jan 22 2018, 16:36) Тут си... Jan 22 2018, 14:00 Tpeck Цитата(bogaev_roman @ Jan 22 2018, 17:00)... Jan 22 2018, 14:06 bogaev_roman Цитата(Tpeck @ Jan 22 2018, 17:06) Топикс... Jan 22 2018, 14:34 Tpeck Цитата(bogaev_roman @ Jan 22 2018, 17:34)... Jan 24 2018, 08:51 iosifk Цитата(Tpeck @ Jan 24 2018, 11:51) Тут не... Jan 24 2018, 09:00 Tpeck Цитата(iosifk @ Jan 24 2018, 12:00) А есл... Jan 24 2018, 09:20 blackfin Цитата(Tpeck @ Jan 24 2018, 12:20) Исполь... Jan 24 2018, 09:24 Tpeck Цитата(blackfin @ Jan 24 2018, 12:24) А с... Jan 24 2018, 09:26 blackfin Цитата(Tpeck @ Jan 24 2018, 12:26) нет
А... Jan 24 2018, 09:34 Tpeck Цитата(blackfin @ Jan 24 2018, 12:34) Не ... Jan 24 2018, 09:39 Tpeck Цитата(blackfin @ Jan 24 2018, 12:24) Xil... Jan 24 2018, 09:52 blackfin Цитата(Tpeck @ Jan 24 2018, 12:47) Это-то... Jan 24 2018, 09:53 blackfin Цитата(Tpeck @ Jan 24 2018, 11:51) Пробле... Jan 24 2018, 09:43 TRILLER Цитата(Tpeck @ Jan 22 2018, 16:22) Вопрос... Jan 22 2018, 13:29 RobFPGA Приветствую!
Увы - алгоритм P&R ISE стра... Jan 24 2018, 10:15 svedach ТС. А как у Вас расположены входы и выходы проекта... Jan 24 2018, 17:57
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|
