Максимальная загрузка плис help, Verilog Опции

[iverson]

Добрый день!
Не так давно начал учиться работать с FPGA.
Для работы нужно сделать прошивку чтобы максимально все задействовать (FPGA spartan 6 XC6SLX45 CSG324C), подскажите пожалуйста как такое можно попроще и эффективнее реализовать.

[iverson]

Задействовать по внутренним ресурсам.
Можно ли сделать на столько огромный сдвиговый регистр или счетчик?
Нужно задать какую либо последовательность (к примеру 101010..) прогнать через всю ПЛИС и на выходе убедиться что последовательность не нарушилась.

[iosifk]

Задействовать по внутренним ресурсам.
Можно ли сделать на столько огромный сдвиговый регистр или счетчик?
Нужно задать какую либо последовательность (к примеру 101010..) прогнать через всю ПЛИС и на выходе убедиться что последовательность не нарушилась.

Смысла в этом почти никакого нет.
Ну сделаете регистр. Как будете "проверять"? Осциллом на выходном пине? Так один сбой из 20 никак не увидите. А при этом память, DSP блоки и пр. не будут задействованы. Да и интерконнекты тоже далеко не все...
А какой глобальный смысл? Проверить, что "работает"? Или "препод так сказал"?

[blackfin]

А какой глобальный смысл? Проверить, что "работает"? Или "препод так сказал"?

Полагаю, это очередная реинкарнация подзаборного Студента (он же - Флюктуация вакуума, и тд). Он тут недавно сильно возбудился от параллельности FPGA.

Так что никакого глобального смысла в вопросе нет, а есть желание потроллить как можно больше народу. Вот и выискивает темы, способные как следует "зажечь" публику..

[bogaev_roman]

Так что никакого глобального смысла в вопросе нет, а есть желание потроллить как можно больше народу. Вот и выискивает темы, способные как следует "зажечь" публику..

Да не, для "розжига" можно намного актуальнее тему найти.