Максимальная загрузка плис help, Verilog Опции

[iverson]

Добрый день!
Не так давно начал учиться работать с FPGA.
Для работы нужно сделать прошивку чтобы максимально все задействовать (FPGA spartan 6 XC6SLX45 CSG324C), подскажите пожалуйста как такое можно попроще и эффективнее реализовать.

[alexadmin]

В очередной раз пиарю свою поделку для этой задачи: https://opencores.org/project,highload
Можно занять весь объем (+-5%) логики, регистров, памяти и dsp. Трансиверы уж как-нибудь сами

[blackfin]

В очередной раз пиарю свою поделку для этой задачи..

Ну можно же с помощью generate синтезировать 100500 любых мелких IP блоков и соединить их последовательно.. Эффект будет тот же..

Например, можно взять много мелких FFT и соединив их последовательно задействовать все умножители, всю память и всю логику в ПЛИС. "Или нет?"

[alexadmin]

Ну можно же с помощью generate синтезировать 100500 любых мелких IP блоков и соединить их последовательно.. Эффект будет тот же..

Например, можно взять много мелких FFT и соединив их последовательно задействовать все умножители, всю память и всю логику в ПЛИС. "Или нет?"

В теории да.
Сложность в том, чтобы обеспечить баланс между всеми элементами. FFT, скорее всего, сожрет все DSP сильно раньше чем логику/триггеры.