Максимальная загрузка плис help, Verilog Опции

[iverson]

Добрый день!
Не так давно начал учиться работать с FPGA.
Для работы нужно сделать прошивку чтобы максимально все задействовать (FPGA spartan 6 XC6SLX45 CSG324C), подскажите пожалуйста как такое можно попроще и эффективнее реализовать.

[jojo]

Вот простой тест на эту тему
reg [100500:0] x;
always@(posedge clock)
begin
x[0] <= !x[0]
x[1] <= x[0];
x[2] <= x[1];
x[3] <= x[2];
x[4] <= x[3];
i>=5
x[i] <= x[i-1]^x[i-2]^x[i-3]^x[i-4]^x[i-5];

end

Ежели система питания хилая - сразу прошивка слетит.
Наверное, если зажать тайминги, то будут ошибки в значениях сигналов.

Умножителям, наверное, желательно подобрать паттерны позлее, чтобы была больше потребляемая мощность. Ну я бы так сделал.