Условный Timing Control на Verilog, Синтезируемый Опции

[DmitryR]

Решил я оптимизировать один простой контроллер, чтобы был кратким (как выстрел, ЛОЛ) и полностью конфигурируемым. В частности чтобы можно было ему задавать фронт, по которому работать. Ну и пишу:

clocking get_edge @((posedge clk iff a) or (negedge clk iff !a));

И сразу же выясняется, что ни clocking, ни даже iff синтезатором (Квартус) не поддерживаются. У кого-нибудь есть идеи, как это сделать элегантно с помощью синтезируемых конструкций? Я понимаю, как это сделать с помощью условной компиляции, но это мне кажется как-то... Не совсем современно, что ли.

[iosifk]

Решил я оптимизировать один простой контроллер, чтобы был кратким (как выстрел, ЛОЛ) и полностью конфигурируемым. В частности чтобы можно было ему задавать фронт, по которому работать.

Поскольку исходный постулат совершенно неправильный, то начинать надо не с ответа на пост ТС.
Начинать надо с принципов организации проекта как такового.
Нельзя строить проект вот так:
(posedge clk iff a) or (negedge clk iff !a)); - это вредительство чистой воды!!!
В проекте должна быть "системная синхрочастота" на которой и должен быть построен проект в основном клоковом домене. Внутри этого домена активный фронт должен быть только положительный, а активный логический уровень - только "1"...