Условный Timing Control на Verilog, Синтезируемый Опции

[DmitryR]

Решил я оптимизировать один простой контроллер, чтобы был кратким (как выстрел, ЛОЛ) и полностью конфигурируемым. В частности чтобы можно было ему задавать фронт, по которому работать. Ну и пишу:

clocking get_edge @((posedge clk iff a) or (negedge clk iff !a));

И сразу же выясняется, что ни clocking, ни даже iff синтезатором (Квартус) не поддерживаются. У кого-нибудь есть идеи, как это сделать элегантно с помощью синтезируемых конструкций? Я понимаю, как это сделать с помощью условной компиляции, но это мне кажется как-то... Не совсем современно, что ли.

[Dantist2k17]

Решил я оптимизировать один простой контроллер, чтобы был кратким (как выстрел, ЛОЛ) и полностью конфигурируемым. В частности чтобы можно было ему задавать фронт, по которому работать. Ну и пишу:

clocking get_edge @((posedge clk iff a) or (negedge clk iff !a));

И сразу же выясняется, что ни clocking, ни даже iff синтезатором (Квартус) не поддерживаются. У кого-нибудь есть идеи, как это сделать элегантно с помощью синтезируемых конструкций? Я понимаю, как это сделать с помощью условной компиляции, но это мне кажется как-то... Не совсем современно, что ли.

Сам не пробовал, ну а вдруг

Объявите
`define EDGE_CLK posedge
ну или
`define EDGE_CLK negedge

и используйте

always@(`EDGE_CLK my_clk) begin
end

Сообщение отредактировал Dantist2k17 - Jan 25 2018, 10:55

[DmitryR]

Сам не пробовал, ну а вдруг

Объявите
`define EDGE_CLK posedge
ну или
`define EDGE_CLK negedge

и используйте

always@(`EDGE_CLK my_clk) begin
end

Это несомненно возможно, только мне не это надо. Надо, чтобы это зависело от parameter. А в верилоге условная компиляци работает только от define (ifdef/ifndef), параметр как аргумент эти директивы принимать не могут.

[RobFPGA]

Приветствую!

Это несомненно возможно, только мне не это надо. Надо, чтобы это зависело от parameter. А в верилоге условная компиляци работает только от define (ifdef/ifndef), параметр как аргумент эти директивы принимать не могут.

Вы так и не ответили чем же тогда Вас не устраивает

Код

parameter clk_sel=0;
wire real_clk = clk_sel ? clk : !clk;

Так как после синтеза (для FPGA) в любом случае для клоков под negedge будет добавлен инвертор.
А вот будет ли он (инвертор) :
встроенным в примитив триггера,
или как примитив для целой ALM или LCELL макро ячейки
или даже как отдельный gobal buffer к инвертному выходу PLL
или проосто инвертер на LUT
или ...
зависит от многих факторов, а не от того как это описанно в RTL - !clk или negedge.

Удачи! Rob.