Цитата(Stepanich @ Jan 29 2018, 21:28)
Здравствуйте.
1. Есть задача проверки целостности сигналов PCI Express gen. 2 x4 для XC7A200T-2FFG1156I в HyperLynx. Для создания IBIS файла используется среда Vivado 2016.2. Процесс выгрузки оканчивается следующим сообщением:
WARNING: [Designutils 20-1693] Xilinx write_ibis has detected pins which do not have IBIS Support. This may be due to either of the following cases.
(1) The latest IBIS I/O model data has not yet been installed for artix7 devices.
(2) There are no IBIS models available for use at this time. The following signals will be listed as a no connect (NC) in the output file.
Please use IBIS-AMI models for simulation of these pins.************************************************************
2. Выполняется назначение цепей GTP трансивера PCI Express gen. 2 x4 для XC7A200T-2FFG1156I для подключения к ведущему устройству в соответствии со следующим правилом:
XC7A200T -> Master
PEx4T[0]_N PEx4R[0]_N
...
PEx4T[3]_N PEx4R[3]_N
Однако, в соответствии с Э4 отладочной платы
HW-A7-AC701 от Xilinx, подключение к ведущему устройству выполнено "крест на крест":
XC7A200T -> Master
PEx4T[0]_N PEx4R[3]_N
...
PEx4T[3]_N PEx4R[0]_N
Вопрос к специалистам: с какой целью в указанной плате могло быть применено подобное "зеркальное" назначение цепей и как в таком случае функционирует интерфейс; за счёт чего происходит "восстановление" правильного порядка? Верно ли предположение, что для PCI Express в Artix-7 при создании схемы возможно произвольное назначение цепей в пределах передающей и принимающей групп с последующим переназначением в проекте?
Спасибо.
По первому вопросу возможный ответ выделен жирным. Для высокоскоростных пинов Xilinx поставляет IBIS-AMI модели.
По второму ситуация немного хитрее. Казалось бы, чип программируемый и расположение лейнов жестко не зафиксировано. Номера пинов MGTPx не имеют прямого отношения к номерам лейнов. Задаваемый пинаут привязывает не жестко заданные линии PCIe аппаратного контроллера, а всего лишь блоки GT(P), далее внутри чипа за счет трассировочного ресурса возможно их назначение на любой лейн. Но это только часть правды. На деле для благополучного достижения тайминга очень желательно следовать рекомендациям, а именно:
https://www.xilinx.com/support/documentatio...series-pcie.pdf - см. Table 4-12: Artix-7 Recommended GT Locations
https://www.xilinx.com/support/documentatio...ransceivers.pdf - см. FFG1156 Package Placement Diagram
Для вашего чипа получается, что Lane 0 должен находиться на GTP X0Y7 (XC7A200T GTPE2_CHANNEL_X0Y7), а это в свою очередь пины MGTP[T|R]X[P|N]3_216.
Т.е. выбранный вами вариант формально неправильный, вариант AC701 - правильный. На деле заработало бы и для вашего случая, хотя бы за счет функции Lane reversal. Но все же рекомендации производителя лучше соблюдать.
PCI Express: Artix7 & Vivado, IBIS-AMI модели и коммутация трансивера
Jan 29 2018, 18:28
