Параметризируемая конкатенация Опции

[nice_vladi]

Всем привет!

Вопрос знатокам:

Есть несколько шин, допустим, по N бит. Их количество пусть задается параметром pNUM. Эти шины нужно объединить в одну, разрядностью, соответственно pNUM*N бит (конкатенировать).

Какой конструкцией SystemVerilog это можно описать? С условием "написать и забыть", не правя вручную каждый раз, при изменении значений N и pNUM.

Сообщение отредактировал nice_vladi - Feb 6 2018, 07:27

[ilkz]

Код

parameter N=8,
parameter pNUM=4
...
input [N*pNUM-1:0] input_bus;

wire [N-1:0] bus0=input_bus[0*N +: N];
wire [N-1:0] bus1=input_bus[1*N +: N];
wire [N-1:0] bus2=input_bus[2*N +: N];
wire [N-1:0] bus3=input_bus[3*N +: N];

Только так - объединением в одну общую толстую шину. По-другому - почти что никак. Ограничения верилога. Используйте систем верилог.

UPD:
А чисто конкатенация будет вот так:

Код

parameter N=8,
parameter pNUM=4
...
input [N-1:0] bus0,
input [N-1:0] bus1,
input [N-1:0] bus2,
input [N-1:0] bus3,
output [N*pNUM-1:0] output_bus
...
assign output_bus = {bus3, bus2, bus1, bus0};

Опять же, параметризовать этот ассигн в рамках верилога - невозможно.

Сообщение отредактировал ilkz - Feb 6 2018, 07:28

[nice_vladi]

....
Только так - объединением в одну общую толстую шину. По-другому - почти что никак. Ограничения верилога. Используйте систем верилог.

Очепятался) для SystemVerilog.

И я имел в виду обратную задачу: пачку верёвок упаковать в одну.

Сообщение отредактировал nice_vladi - Feb 6 2018, 07:28