Цитата(yes @ Feb 8 2018, 19:35)
пытаюсь использовать в "прожект моде", то есть руками tcl для синтеза/имплемента не пишу
попробовал инкрементальную имплементацию, отдельный run, который берет routed чекпоинт из дефолтного ран-а (ну то есть то что кликанием мышкой делается)
но не заметил прироста скорости (правки у меня не незначительные, но локализованые внутри небольшого модуля)
по описанию (ug905/ug946 hierarchical design) возникло впечатление, что прямого аналога партишинам нету - то есть в режиме "проекта" пометить какие-то куски иерархии как некие отдельные "сущности" которые при повторных запусках можно не переразводить - нельзя
нужно задавать отдельные out-of-context модули, к ним писать in-out констрейны, для сборки всего писать hdl c блэк-боксами - то есть начальные трудозотраты велики, все это в виде проекта с картинками и мышкой не получится и в дальнейшем проблемы с передачей проекта коллегам..
-----------------
может я чего-то недосмотрел?
может есть какие-то не сильно трудозотратные методы копирования большей части предыдущей разводки с изменениями в отдельном модуле (собственно партишины альтеровские, пояснение для труЪ ксайлинсоводов)
open implemented design,netlist, rmb на готовом модуле, fix cells.
по Vivado - научите методологии как ускорить synt/impl, хотелось бы что-то типа квартусовских партишинов
Feb 8 2018, 16:35
