TimeQuest. Борьба со slack., Задержки межд Fast input register/DDR reg и регистром приёмником. Опции

[Flip-fl0p]

Работаю c чипом CYCLONE V - 5CSEMA5F31C6. САПР - Quartus 13.1.
Столкнулся с проблемой, что между Fast input register или выходами DDR регистра и регистром-приёмником данных набегает огромная задержка по данным. Из-за чего возникает нарушение по setup.
Для начала опишу кратко дизайн:
Имеем 3 приёмные LVDS линии c DDR регистрами. На вход CLK подается опорная частота, которая на PLL умножается на 10 5, для тактирования приёмников.



TimeQuest радостно сообщает о том, что у нас нарушение по setup и фиг вам, а не частота приёмников выше 200...230 MHZ.



Посмотрим, чуть внимательнее на само нарушение. Набегает огромная задержка почти в 3 нс по данным.


Может Quartus расположил регистры приёмники в другом конце чипа ?
Да нет, ближе практически некуда:



На данный момент у меня есть 2 мысли как можно решить проблему:
1. На pll сформировать частоту со сдвигом, и от неё тактировать регистры-приёмники.
2. На LCELL сформировать цепь задержки тактового сигнала регистров приёмников(тупиковый вариант).

Хотелось бы услышать совета от более опытных коллег. Может есть какой-то другой способ решения проблемы ?
Пока мой SDC файл выглядит так:

Код

#**************************************************************
# Create Clock
#**************************************************************
set_time_format -unit ns -decimal_places 3
create_clock -name {CLK}  -period 80MHz [get_ports {CLK}]

#**************************************************************
# Create PLL Clock
#**************************************************************
derive_pll_clocks

set_false_path -from [get_clocks {MY_PLL_COMP|my_pll_inst|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk}] -to [get_ports {RX0}]
set_false_path -from [get_clocks {MY_PLL_COMP|my_pll_inst|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk}] -to [get_ports {RX1}]
set_false_path -from [get_clocks {MY_PLL_COMP|my_pll_inst|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk}] -to [get_ports {RX2}]

Прикрепляю тестовый проект:

Сообщение отредактировал Flip-fl0p - Aug 9 2017, 07:32

Прикрепленные файлы

 LVDS_RX_3CHANNEL.7z ( 368.83 килобайт ) Кол-во скачиваний: 18

 

[Magnum]

В том и фишка, при 2 разрядном выходе лвдс_рх вырождается в ддр с одним клоком.

[Flip-fl0p]

В том и фишка, при 2 разрядном выходе лвдс_рх вырождается в ддр с одним клоком.

Результат аналогичный:

Проблема появляется если входы размещены в банке IOBANK_4A.
Если входы разместить в банке IOBANK_5B - то проблема уходит.
P.S. Реальная железка работает без нареканий
Quartus 15.0 результат аналогичный...

Сообщение отредактировал Flip-fl0p - Aug 9 2017, 12:05

[bogaev_roman]

P.S. Реальная железка работает без нареканий

Временная модель, приведенная Вами - скорее всего для худшего случая (slow - повышенная температура, пониженное напряжение и технологический разброс). Все-таки Вы уверены, что клок идет по глобальной линии клока? Интересно посмотреть запас по холду, если он большой, то можно попробовать фазу подергать.
Зы Посмотрел внимательно на последний отчет по времянке, у Вас ограничения не потерялись в sdc (relationship соответствует 1нс, а должен по идее 2.5нс)?

[Flip-fl0p]

Временная модель, приведенная Вами - скорее всего для худшего случая (slow - повышенная температура, пониженное напряжение и технологический разброс). Все-таки Вы уверены, что клок идет по глобальной линии клока? Интересно посмотреть запас по холду, если он большой, то можно попробовать фазу подергать.
Зы Посмотрел внимательно на последний отчет по времянке, у Вас ограничения не потерялись в sdc (relationship соответствует 1нс, а должен по идее 2.5нс)?

В последнем отчете, я даже на задавл констрейны. Я Посмотрел на FMAX, посмотрел на слаки - и сделал вывод о том, что этот вариант так-же не работает. Не думаю, что если я поставлю PLL, задам констрейны он будет отличаться.

Сообщение отредактировал Flip-fl0p - Aug 9 2017, 12:36

[bogaev_roman]

В последнем отчете, я даже на задавл констрейны. Я Посмотрел на FMAX, посмотрел на слаки - и сделал вывод о том, что этот вариант так-же не работает. Не думаю, что если я поставлю PLL, задам констрейны он будет отличаться.

Задайте ограничения, тогда slack уменьшится до -2нс, потом сдвиньте приемную частоту больше, чем на 2нс (300градусов), если hold не вылезет, то по setup должно пройти (в идеальном случае). Но откуда там набегает 3нс при переходе от ddr регистра до обычного в соседней ячейке - загадка.

[andrew_b]

Но откуда там набегает 3нс при переходе от ddr регистра до обычного в соседней ячейке - загадка.

Вероятно, отгадка такая:

Cyclone V DQ pin used for user pin(not DDR DQ pin), always need to route through HMCPHY_RE. this routing element would cause almost 2ns differnece between setup and hold. no way to bypass it.
so never use DQ pins as high speed input or output in cyclone V

[otv116]

Вероятно, отгадка такая:

Большое спасибо, andrew_b, за эту находку. Который день мучаюсь с подобной проблемой. С одного пина быстро долетает, с другого тупит. Уже голову сломал.
Ну и г.. этот CycloneV, столько гадостей в нем, что его достоинства не всегда их могут перебороть.