Ml-605 virtex 6 - организация работы с ddr3 Опции

[fertna18]

Здравствуйте ув. форумчане. Есть ml605 board. Хочу разобраться с работой ddr3. Подскажите как правильно организовать запись и чтение данных. В самостоятельном поиске пришел к следующему порядку:
1. Fpga
2. Microblaze
3. Axi
4. Ddr3
Если кто может объясните на пальцах(абстрактно) смысл работы и особенности реализации.

[Lixlex]

Добрый день! Все верно описали. В простейшем случае используют IP-ядро. Для Xilinx это memory interface generator. Из ядра торчит пользовательский интерфейс - шина AXI 4 и физический интерфейс к памяти. Собственно через AXI 4 ядру передаются команды на чтение и запись. Для вашей платы должен быть reference design с DDR, советую посмотреть.
https://www.xilinx.com/support/documentatio...kits/xtp047.pdf

[fertna18]

Из ядра торчит пользовательский интерфейс - шина AXI 4 и физический интерфейс к памяти. Собственно через AXI 4 ядру передаются команды на чтение и запись.

Вот здесь у меня непонимание и появилось. Получается MIG имеет интерфейс axi и физические линии к ddr3. И я тогда должен писать блок для управления axi? Или ещё и для MIG?
А чтение и запись происходит через шину или через MIG?



Ps: спасибо большое за ссылку. Была полезна.

Из ядра торчит пользовательский интерфейс - шина AXI 4 и физический интерфейс к памяти. Собственно через AXI 4 ядру передаются команды на чтение и запись.

Вот здесь у меня непонимание и появилось. Получается MIG имеет интерфейс axi и физические линии к ddr3. И я тогда должен писать блок для управления axi? Или ещё и для MIG?
А чтение и запись происходит через шину или через MIG?



Ps: спасибо большое за ссылку. Была полезна.

Или ядро MIG может иметь как пользовательский интерфейс так интерфейс AXI4 в зависимости от настроек ядра?