|
|
 |
Ответов
|
Mar 6 2018, 10:12
|
Участник

Группа: Участник
Сообщений: 41
Регистрация: 30-01-15
Пользователь №: 84 837

|
Снова приветствую, запись завелась, теперь новый затык. Пишу сл. образом: шина 128 бит, Первый TLP пакет(128 бит), и следом 8 пакетов данных. Все чудесно пишется, но только некоторое время. Ниже прилагаю скрин чипскопа. Каждый эксперимент прокачивает +- одинаковое количество данных. Пробовал кольцевой буфер и 1мб и 1кб, результат примерно один. Подскажите пожалуйста, почему падает tx_ready.
Эскизы прикрепленных изображений
|
|
|
|
|
Mar 6 2018, 12:00
|

фанат Linux'а
    
Группа: Свой
Сообщений: 1 353
Регистрация: 23-10-05
Из: SPB.RU
Пользователь №: 10 008

|
Цитата(exigo @ Mar 6 2018, 13:12)  Снова приветствую, запись завелась, теперь новый затык. Стоп стоп стоп, прошу прощения, так дело не пойдет. Это не форум техподдержки, это по сути публичная база знаний. Что было конкретно сделано чтобы решить проблему? Прошу дать краткое описание решения. Цитата(exigo @ Mar 6 2018, 13:12)  Пишу сл. образом: шина 128 бит, Первый TLP пакет(128 бит), и следом 8 пакетов данных. Все чудесно пишется, но только некоторое время. Ниже прилагаю скрин чипскопа. Каждый эксперимент прокачивает +- одинаковое количество данных. Пробовал кольцевой буфер и 1мб и 1кб, результат примерно один. Подскажите пожалуйста, почему падает tx_ready. Используемое IP-ядро само автоматически проверяет доступность "кредитов"? Какое время пишется - надо четко указать. И что происходит когда прокачка данных завершается - она завершается досрочно с зависанием, или аварийно. Или просто пакеты перестают идти?
--------------------
|
|
|
|
Сообщений в этой теме
exigo kintex7+pci-e Jan 19 2017, 08:39 RobFPGA Приветствую!
Для начала нужно убедится что пр... Jan 19 2017, 09:10 AVR Цитата(exigo @ Jan 19 2017, 11:39) Но на ... Jan 19 2017, 10:00 exigo Мне думалось, что пример должен сразу отрабатывать... Jan 19 2017, 10:24 Lixlex Цитата(exigo @ Jan 19 2017, 13:24) Мне ду... Jan 19 2017, 11:37  exigo Цитата(Lixlex @ Jan 19 2017, 18:37) Нет, ... Jan 20 2017, 02:50   toshas Цитата(exigo @ Jan 20 2017, 05:50) Но рез... Jan 20 2017, 04:37    exigo Цитата(toshas @ Jan 20 2017, 11:37) В фай... Jan 20 2017, 06:49     Flood Цитата(exigo @ Jan 20 2017, 09:49) значит... Jan 20 2017, 09:27      exigo Цитата(Flood @ Jan 20 2017, 16:27) Ядро г... Jan 20 2017, 09:40       Flood Цитата(exigo @ Jan 20 2017, 12:40) При ко... Jan 20 2017, 09:50 AVR Цитата(exigo @ Jan 19 2017, 13:24) Мне ду... Jan 19 2017, 12:18 Inanity Дело не только в ref clk. Устройство должно быть г... Jan 19 2017, 10:59 RobFPGA Приветствую!
Цитата(Inanity @ Jan 19 201... Jan 19 2017, 11:49 exigo Что-то пересмотрел несколько примеров ucf для разн... Jan 24 2017, 04:35 Flood Выложите схемы обеих плат, без них нет никакого см... Jan 24 2017, 20:12 exigo Цитата(Flood @ Jan 25 2017, 03:12) Выложи... Jan 25 2017, 03:32 exigo Что-то так и не пойму, если подключаем к sys_reset... Jan 27 2017, 09:15 Flood Цитата(exigo @ Jan 27 2017, 12:15) Что-то... Jan 29 2017, 19:04 exigo Судя по этому, правильно X0Y7
Заметил, что должна ... Jan 30 2017, 05:03 Flood Если есть ощущение, что пинаут правильный (что не ... Jan 30 2017, 16:06 exigo На плате таковую осциллографом увидел, копаю дальш... Feb 3 2017, 02:53 exigo Устройство увиделось в системе.
И тактовую и транс... Feb 7 2017, 05:15 exigo Здравствуйте, взялся за реализацию обмена по pcie.... Nov 22 2017, 11:05 AVR Цитата(exigo @ Nov 22 2017, 14:05) Хотело... Nov 22 2017, 11:15  exigo Цитата(AVR @ Nov 22 2017, 18:15) Сам ПК у... Nov 23 2017, 03:12   AVR Цитата(exigo @ Nov 23 2017, 06:12) Я похо... Nov 23 2017, 07:36    exigo Цитата(AVR @ Nov 23 2017, 14:36) Для Wind... Nov 24 2017, 10:41     AVR Цитата(exigo @ Nov 24 2017, 13:41) С выде... Nov 24 2017, 11:10 AVR Еще одна деталь, насчет "нормально адресовать... Nov 25 2017, 12:03 exigo Проверенными методами выделяю память, и передаю на... Jan 9 2018, 09:32 exigo Скажите, пожалуйста, кто знает, похоже на правду и... Jan 15 2018, 04:31 AVR Цитата(exigo @ Jan 15 2018, 07:31) Скажит... Jan 15 2018, 07:12 exigo Да и светодиоды использую для проверки и chipscope... Jan 15 2018, 08:26 AVR Цитата(exigo @ Jan 15 2018, 11:26) Да и с... Jan 15 2018, 12:47 exigo Дада, вчера не успел на работе)
Поставил вивадо и ... Mar 7 2018, 03:54 AVR Цитата(exigo @ Mar 7 2018, 06:54) добавил... Mar 7 2018, 09:39 exigo Вернул на минимальную паузу в один такт между TLP,... Mar 14 2018, 09:00 XVR Цитата(exigo @ Mar 14 2018, 12:00) И еще,... Mar 14 2018, 10:15 toshas Цитата(exigo @ Mar 14 2018, 12:00) Вернул... Mar 14 2018, 15:47 exigo Всем привет, благополучно юзал pcie. Но тут мне об... Aug 24 2018, 09:04 AVR Цитата(exigo @ Aug 24 2018, 12:04) Всем п... Aug 24 2018, 11:11 exigo В последних версиях еще отслеживаю кредиты (tx_buf... Aug 27 2018, 03:38 exigo В чипскоп завел проект, tx_buf заканчиваются и вст... Sep 7 2018, 08:51 RobFPGA Приветствую!
Цитата(exigo @ Sep 7 2018, 1... Sep 7 2018, 09:09
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|