Cyclone IV PLL теряет захват Опции

[BSACPLD]

Коллеги, сталкивался ли кто-нибудь с такой проблемой:
Есть два сигнала проходящих через сдвоенный LVDS->LVTTL буфер и заходящих на соседние клоковые пины (24 и 25 пины EP4CE22E22I7).
Один из них клок 100МГц, второй - последовательные данные 200Мбит/с DDR. Расстояние от буфера до ПЛИС всего 0.5 см.
Сигнал locked с PLL выведен на светодиод.
Когда на линии данных ничего нет, сигнал locked в норме (светодиод горит непрерывно).
Как только на линии данных появляется активность (для простоты я просто даю туда меандр 100МГц), сигнал locked начинает моргать или вообще исчезает.
Причем проблема только с этим единственным сигналом. Остальные сигналы приходящие на ПЛИС никак не влияют на работоспособность PLL.
Конденсаторы по питанию проверил - как и должно быть 0,1мкФ на каждый пин. 1мкФ по питанию буфера.
Источник питания стоит на 2А (TPS82084). По идее должно хватить с запасом, тем более что ПЛИС заполнена всего на несколько процентов.
По началу я грешил на LVDS->LVTTL буфер, но сигнал на выходе совершенно чистый.
Все что можно уже проверил. Уже не знаю что и думать... В первый раз такое...
Может ли быть, что если на два соседних клоковых пина заходят довольно высокочастотные сигналы, один сигнал очень сильно наводится на другой внутри самой ПЛИС?

[yes]

не могу утверждать, но сложилось впечатление, что pll у Альтер (циклон 3-4, стратикс 3) достаточно "слабая" - чувствительна к шумам и т.д.
то есть в функционально похожих приборах, разрабатывавшихся одной командой, никогда не сталкивался с "глюками" PLL у ксайлинсов, латисов, актелов, а с альтерами было несколько раз...
еще советую продублировать lock (хотя бы для проверки во время отладки) - он не всегда срабатывает: например, запустить два достаточно длинных счетчика, один от гарантированного такта, другой с этой pll и проверять их отношение