Цитата(Мур @ Mar 20 2018, 11:37)
Мужики, я в ступоре...
Слышал страсти о возможности одновременного использования двух основных языков.
Оказалось не так просто найти правила использования для такого варианта.
Как делаю у себя (пишу VHDL)
открываю в квартусе верилоговский файл, затем конвертирую его в компонент vhdl (FILE->create/update->create vhdl component)и вставляю его в проект.
Когда потребовалась обратное включение вставил в верилоговский свой верхний модуль, обозвал его по имени (пример myname)
myname D1(
.clk(clock),
.rst(reset)
и далее по тексту
)
MIX Verilog & VHDL, ткните носом
Mar 20 2018, 08:37
