ADC DDR and setup slacks Опции

[andrew_b]

Имееется ADC AD6649, выдающая 14-разрядные данные в DDR-режиме на частоте до 250 МГц. Приёмником выступает Cyclone V.

Не получается разводка без ошибок в STA. Причём ошибки в одном и том же месте: на пути от выхода ddio до ближайшего триггера. Там небегает какое-то дикая задержка по данным, что никак не укладывается в 4-нс тактовую. Что с этим делать, я уже не знаю. LogicLock ситуацию не спасает. Задержки меньше, чем без него (естественно), но слаки не уходят.

Приложен минимальный проект: ddio->регистры->выход. Буду признателен, если кто-то взглянет.

Прикрепленные файлы

 slacks.qar.txt ( 3.38 килобайт ) Кол-во скачиваний: 50

 

[otv116]

Для интереса поменял CEBA на CEFA, у которого есть HMC.
Ничего не изменилось. Кто шел напрямик, тот и идет. Кто через HMCPHY, так и идет через HMCPHY.

-> _Anatoliy
см. аттач.

Прикрепленные файлы

 Using_Cylcone_V_HMCPHY_DQ_pins_as_high_frequency_inputs.pdf ( 1.36 мегабайт ) Кол-во скачиваний: 12

 

[_Anatoliy]

Спасибо, коллега!
Тоже сталкивался с подобной ситуацией, только не с АЦП а с ЦАП и на Циклоне-3. Два бита из шины данных никак не удавалось усмирить. Прободавшись некоторое время решил забить на это дело, так как нарушений работоспособности не увидел. Изделие выпускается уже 12 лет без нареканий, может мне "повезло" наткнуться на глюк самого STA.