Packaging and pinout Altera Опции

[quato_a]

Доброго времени суток!

Ищу удобную информацию по корпусам и выводам микросхемы для Altera FPGA Cyclone V на подобие, как сделано у Xilinx 7-Series.
Работал до этого всегда с Xilinx и было удобно смотреть прямо на корпусе изображение в цвете назначения выводов (питание, банки HP, HR и прочее).
https://www.xilinx.com/support/documentatio..._Pkg_Pinout.pdf стр. 108-109, например

Для Altera нашел лишь документацию на корпус и отдельно таблицу выводов, что не особо удобно при определении, как позиционировать BGA'шку на плате до разработки топологии.

[Alex11]

В Quartus есть Pin Planner, там вполне симпатичная картинка всего сразу.

[quato_a]

В Quartus есть Pin Planner, там вполне симпатичная картинка всего сразу.

В этом проекте я только схемотехник и не занимаюсь разработкой ПО под FPGA. А разработчики ПО работают удаленно.
Ставить квартус для этого...

[Александр77]

В этом проекте я только схемотехник и не занимаюсь разработкой ПО под FPGA. А разработчики ПО работают удаленно.
Ставить квартус для этого...

Рутинная работа мало кого завораживает, но не делая ее рискуете нарваться на неприятности (случайно выведете тактовый сигнал не с выхода ПЛЛ или шину от памяти на медленные линии).
Квартус для этого наверное не нужен, но перелопатить пдф с пиноутом все равно придется. Проще может по банкам создавать куски компонента (а-ля УГО), недельки за две-три можно управиться.

[quato_a]

Рутинная работа мало кого завораживает, но не делая ее рискуете нарваться на неприятности (случайно выведете тактовый сигнал не с выхода ПЛЛ или шину от памяти на медленные линии).
Квартус для этого наверное не нужен, но перелопатить пдф с пиноутом все равно придется. Проще может по банкам создавать куски компонента (а-ля УГО), недельки за две-три можно управиться.

Ага, спасибо

Как вы сможете нарисовать в итоге рабочую схему мне тяжело представить. Или у вас частоты совсем низкие?

Гигабитные трансиверы задействованы, есть подключения по HSMC (high speed mezzanine card) до 100 МГц, есть и DDR3. Думал, что гайда по названиям pinout's мне достаточно
https://www.altera.com/en_US/pdfs/literatur...v/PCG-01014.pdf

Опять долго раскидывал по банкам выводы. Проверил, что по времянкам укладываюсь. Отдал на разводку печатной платы. При разводке выяснилось, что перекидывание сигналов на другие выводы даже в пределах одного банка может понизить максимальную частоту с 180 МГц до 150 и ниже. Пришлось каждый раз проверять, что времянки не сильно портятся.

С подобным не сталкивался, всегда наиболее удобно топологу назначал порты в пределах банка. Может быть не работал на пределе. Xilinx 7-Series до 250 МГц LVDS было.

Спасибо за ответы

[Flip-fl0p]

А как вообще можно выводы назначить не проверив сначала их в quartus ?
Он же может запретить располагать некоторые выводы так, как Вам удобнее.
Да и плату переделать будет много дольше и дороже, чем изначально проверить все в quartus...