спасибо.
я тему еще одну создал, но спрошу и тут - а нет ли возможности выжать из проекта топологии представление в виде линий задержек и абстрактной пасивки как в проекте linesim? топологию я пересылать "как есть" боюсь, чтобы не поиметь неприятностей по работе
если нельзя - то почищу все кроме этих двух микросхем и перешлю
прикладываю память и ddr визард
MT41K64M16TW
----------
upd: есть подозрение, что разводчик поменял топологию DDR - то есть я еще проверю формально по длинам проводников. но чтоб было
- выкладываю редуцированый проект, там стекап из-за радио достаточно странный, но так надо - прошу обратить внимание на Zo по слоям где разведена DDR - по-моему, какое-то странное это Zo - посмотрите и на это, пожалуйста (по заявлениям мануфактуры должно быть 50 Ом)
---------
upd2: поправил стекап - задал plane-ы по слоям с землей - импедансы стали больше похожи на требуемые, но симуляция все-равно fail
также смотрю на задержки в linesim после экспорта - вроде бы разброс в допустимых ps
Hyperlynx DDR batch simulation, Помогите обработать результаты
Apr 3 2018, 11:24
