Kintex UltraScale SERDES, Проблема с Pulse Width Опции

[BSACPLD]

Коллеги, пытаюсь запустить SERDES на 800МГц, но никак не могу победить разваливающиеся времянки.
Тактирование SERDES сделал от внешнего клока. И выскочастотный и низкочастотный клоки получаю посредством примитивов BUFGCE_DIV.
В документации Xilinx вроде именно так и рекомендуют делать.
Частоты вроде небольшие, но чтобы я ни пробовал писать в констрейнах, все время получаю ругань на Pulse Width.
Прошу совета у товарицей имеющих опыт запуска этих SERDES на подобные или более высокие частоты.

[blackfin]

Коллеги, пытаюсь запустить SERDES на 800МГц, но никак не могу победить разваливающиеся времянки.
Тактирование SERDES сделал от внешнего клока. И выскочастотный и низкочастотный клоки получаю посредством примитивов BUFGCE_DIV.

Вы бы хотя бы указали тип вывода: HP или HR, напряжение питания банка и тип вывода клока: MRCC или SRCC.

Полезные ссылки: xapp585, xapp1064.

[BSACPLD]

Вы бы хотя бы указали тип вывода: HP или HR, напряжение питания банка и тип вывода клока: MRCC или SRCC.

Питание 1.8В.
HR
Клок заведен как дифф. пара на GCLK.

[blackfin]

Питание 1.8В, HR
Клок заведен как дифф. пара на GCLK.

Осталось узнать какой speed grade у кристалла..
[attachment=112310:Screensh...13_46_27.jpg]

PS. Для HR частоту 800 МГц вроде как никто и не обещает:
[attachment=112311:Screensh...13_57_11.jpg]

[BSACPLD]

Осталось узнать какой speed grade у кристалла..

Блин. Слона то я и не приметил...
У них на DevKit speed grade 2 запаян.
Похоже придется изобретать свой SERDES на связке логика + ODDR с тактированием от 400МГц...
Хотя я так однажды уже делал для Arria GX...

PS. Для HR частоту 800 МГц вроде как никто и не обещает:

Непосредственно 800МГц мне не нужно.
Мне нужно подстраивать фазу выходного сигнала с шагом 1.25нс.

[MegaVolt]

Мне нужно подстраивать фазу выходного сигнала с шагом 1.25нс.

В каком диапазоне?

[BSACPLD]

В каком диапазоне?

В пределах такта 200МГц, т.е. 5нс = 4 шага.