Hyperlynx FPGA DDR3, FPGA->DDR OK, DDR->FPGA FAIL Опции

[uriy]

Не проходит Batch simulation в разделе Data read. Пишет Bad signal. Data write проходит и сигнал там заметно лучше.

Вот так выглядит сигнал FPGA->DDR (Data write). DDR Batch simulation он проходит.


А вот так выглядит та же самая линия в обратном направлении DDR->FPGA (Data read). В DDR Batch simulation пишет Bad signal.
Что с этим делать?


FPGA->DDR (Data write) проходят без проблем все 16 бит шины. В обратную сторону DDR->FPGA (Data read) не проходит ни один.

[Uree]

У меня несколько иначе получается.
Запись в память:


Чтение памяти:


В обоих случаях PRBS 31bit 600Mbps:


Зеленый - сигнал на пине, красный/оранж - на чипе(at die).
На пине выглядит не особо, но на самом приемнике уже вполне ничего.

А вообще странно, что в модели sstl135 для FPGA не упоминается какой величины терминирующий резистор используется. Потому как 34 и 40 Ом это для передачи(последовательный резистор), а на приеме обычно 20-30-40-60-120 доступны, и например для ARRIA10 именно такие драйверы прописаны: