Hyperlynx FPGA DDR3, FPGA->DDR OK, DDR->FPGA FAIL Опции

[uriy]

Не проходит Batch simulation в разделе Data read. Пишет Bad signal. Data write проходит и сигнал там заметно лучше.

Вот так выглядит сигнал FPGA->DDR (Data write). DDR Batch simulation он проходит.


А вот так выглядит та же самая линия в обратном направлении DDR->FPGA (Data read). В DDR Batch simulation пишет Bad signal.
Что с этим делать?


FPGA->DDR (Data write) проходят без проблем все 16 бит шины. В обратную сторону DDR->FPGA (Data read) не проходит ни один.

[uriy]

У вас форма сигнала получилась значительно лучше моих! Может я что-то неправильно делаю.
Может вы какие-то глобальные параметры меняли? Раскажете свой порядок действий?
Модель была взята отсюда https://www.altera.com/support/support-reso...ibis_index.html
Но в таком виде Hyperlynx ее не принимал.
Ее товарищ прогнал через Quartus кажется.