Минимальная задержка от АЦП до ЦАП. Опции

[AlexOr]

Существует в "природе" АЦП и ЦАП с малой задержкой. Подразумеваем, что данные с АЦП через ПЛИС выводятся на ЦАП. Но вот как понять какая будет минимальная общая задержка, если нужно регулировать задержку от минимальной до максимальной с шагом в 1 такт? Регулирование задержки естественно в ПЛИС.

По ПЛИС я не очень в теме. А разные "специалисты" говорят совершенно разные вещи, называя от 2 тактов до где-то... 100 тактов. Кто прав?

12-bit, 500 MSPS Analog-to-Digital Converter with Buffered Input
http://www.ti.com/product/ads5463
Very Low Latency: 3.5 Clock Cycles

Dual-Channel, 12-Bit, 500-MSPS Digital-to-Analog Converters (DACs)
http://www.ti.com/product/dac3162
Low Latency: 1.5 Clock Cycles

Задача собственно в имитации отражающего объекта для тестирования радара близкого обзора. Речь про метры расстояния до объекта.

[ViKo]

Я бы ориентировался на задержку внутри ПЛИС в 5-10 нс. Без учета работы по тактам.

[MegaVolt]

Я бы ориентировался на задержку внутри ПЛИС в 5-10 нс. Без учета работы по тактам.

Вот прямо сейчас разложил на самом мелком кинтексе простейшую схемку с линией задержки переключаемую от 2 до 6. Если разрешить выбирать ножки как ему угодно максимальная тактовая выходит 740.741MHz

Причём как я понимаю верхняя частота ограничена частой клокового дерева. Ибо по паспорту максимум 741

Т.е. артикс подойдёт, кинтекс подойдёт. Spartan 7 наверное тоже.



Короче линия задержки на ПЛИС выходит просто загляденье

[bogaev_roman]

Вот прямо сейчас разложил на самом мелком кинтексе простейшую схемку с линией задержки переключаемую от 2 до 6. Если разрешить выбирать ножки как ему угодно максимальная тактовая выходит 740.741MHz

Это как я понимаю 1 разряд, а если 12? А потом еще реальные цифры из даташита на setup/hold во временные ограничения добавить.

[MegaVolt]

Это как я понимаю 1 разряд, а если 12? А потом еще реальные цифры из даташита на setup/hold во временные ограничения добавить.

Обижаете. 12 разрядов. Но пока ножки раскидывает сам софт то количество разрядов мало на что влияет.

Сетап холд не заданы только для входных данных. Но легко подкручиваются на idelay.

Т.е. проект рабочий на 100%. Допиливание и вылизывание времянку не испортят. Если не будет новых вводных.
Увеличить задержку на большее число тактов не проблема.

От 2 до 6 - это такты?
Можно и гигагерц тактовую получить и задержку от входа до выхода 10 нс. Это разные понятия.
А проектик показать можете? Чисто полюбопытствовать. Я с Xilinx ничего не делал, а пора уже.

Минимальная задержка 2 такта. Само собой плюс задержка на выходе и выходе но она маленькая плюс её можно подстроить.

Проект. Да запросто:

 qwqwqw.zip ( 264.94 килобайт ) Кол-во скачиваний: 20

[bogaev_roman]

Обижаете. 12 разрядов. Но пока ножки раскидывает сам софт то количество разрядов мало на что влияет.

Сетап холд не заданы только для входных данных. Но легко подкручиваются на idelay.

Т.е. анализ идет только от триггера до триггера, если да, то охотно верю? Прикрутите set_input_delay минимальные, если данные идут вместе с клоком - там результаты другие будут, хотя 500МГц вытащить при свободой разводке может и удастся.
ЗЫ. Вспомнил, в прошлом году тестовый проект собирал на кинтекс с 450МГц опорой и 4-разрядными данными в режиме DDR, с идеальными setup/hold растаскивалось с трудом. Но то DDR, так что в режиме SDR вообще должно работать без проблем на 500.