Проблемы SDRAM, Согласование переферии и SDRAM CTRL Опции

[Serega Doc]

У меня два FIFO буффера связанные с SDRAM контроллером
Один передает информацию на контроллер (в память соответсвнно), а другой принимает прочитанные данные из памяти. Проблема в организации управления двумя FIFO буфферами. Потому что при чтении латентность есть а при записи нет. Может у когото была такая проблема

[Serega Doc]

Простой пример
Необходимо принять в FIFO_IN 1Mbyte информации (FIFO_IN = 256 byte) и записать его в SDRAM. А затем переписать принятую информацию в частями по 512 byte в FIFO_OUT (512 byte).
Когда вы приняли первый пакет из 256 byte происходит простой шины данных порядка 8-9 тактов для закрытия текущего банка и перехода на следующий. В полностраничном режиме AUTO_PRECHARGE не работает.
Если сделать 1000 операций чтения записи то мы простоим 8000 тактов что на частоте в 130 MHZ = 60 mks я думаю это не мало. Вот и возникает вопрос почему не настраивать память для работы со следующим пакетом во время работы с текущим. Но все ничего проблема в правильном управлении буфферами FIFO

[Andrey Filippov]

А в чем проблема - задача-то вполне стандартная, когда я свой контроллер DDR делал, так одних Xapp-ов с Xilinx-овского сайта штук пять прочел. Нельзя ли один из них приспособить к делу (к ним код обычно прилагается)?
Мне пришлоссь свой городить - задача-то была довольнго специфическая - 8 каналов конкурентного доступа. Доступы-то блочные, но сильно "перпендикулярные" по адресации, и требование использовать не менее 93% теоретитческой полосы (когда в каждом такте смитывается или пишется по два слова)?